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参数资料
| 型号： | ADSP-BF523KBCZ-6 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 50/88页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 600MHZ 289-CSPBGA |
| 产品变化通告： | Datasheet Specification Change 14/Dec/2009 |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | DMA，I²C，PPI，SPI，SPORT，UART |
| 时钟速率： | 600MHz |
| 非易失内存： | ROM（32 kB） |
| 芯片上RAM： | 132kB |
| 电压 - 输入/输出： | 1.8V，2.5V，3.3V |
| 电压 - 核心： | 1.10V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 289-LFBGA，CSPBGA |
| 供应商设备封装： | 289-CSPBGA（12x12） |
| 包装： | 托盘 |
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ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527
Parallel Peripheral Interface Timing
operations.
Table 41. Parallel Peripheral Interface Timing for ADSP-BF522/ADSP-BF524/ADSP-BF526 Processors
V DDEXT
1.8V Nominal
V DDEXT
2.5 V or 3.3 V Nominal
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
t PCLKW
t PCLK
PPI_CLK Width 1
PPI_CLK Period 1
6.4
25.0
6.4
20.0
ns
ns
Timing Requirements - GP Input and Frame Capture Modes
t SFSPE
External Frame Sync Setup Before PPI_CLK
6.7
6.7
ns
(Nonsampling Edge for Rx, Sampling Edge for Tx)
t HFSPE
t SDRPE
t HDRPE
External Frame Sync Hold After PPI_CLK
Receive Data Setup Before PPI_CLK
Receive Data Hold After PPI_CLK
1.2
4.1
2.0
1.2
3.5
1.6
ns
ns
ns
Switching Characteristics - GP Output and Frame Capture Modes
t DFSPE
t HOFSPE
t DDTPE
t HDTPE
Internal Frame Sync Delay After PPI_CLK
Internal Frame Sync Hold After PPI_CLK
Transmit Data Delay After PPI_CLK
Transmit Data Hold After PPI_CLK
1.7
2.3
8.0
8.2
1.7
1.9
8.0
8.0
ns
ns
ns
ns
1
PPI_CLK frequency cannot exceed f SCLK /2.
Table 42. Parallel Peripheral Interface Timing for ADSP-BF523/ADSP-BF525/ADSP-BF527 Processors
V DDEXT
1.8V Nominal
V DDEXT
2.5 V or 3.3V Nominal
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
t PCLKW
t PCLK
PPI_CLK Width 1
PPI_CLK Period 1
6.0
20.0
6.0
15.0
ns
ns
Timing Requirements - GP Input and Frame Capture Modes
t SFSPE
External Frame Sync Setup Before PPI_CLK
6.7
6.7
ns
(Nonsampling Edge for Rx, Sampling Edge for Tx)
t HFSPE
t SDRPE
t HDRPE
External Frame Sync Hold After PPI_CLK
Receive Data Setup Before PPI_CLK
Receive Data Hold After PPI_CLK
1.0
3.5
2.0
1.0
3.5
1.6
ns
ns
ns
Switching Characteristics - GP Output and Frame Capture Modes
t DFSPE
t HOFSPE
t DDTPE
t HDTPE
Internal Frame Sync Delay After PPI_CLK
Internal Frame Sync Hold After PPI_CLK
Transmit Data Delay After PPI_CLK
Transmit Data Hold After PPI_CLK
1.7
2.3
8.0
8.0
1.7
1.9
8.0
8.0
ns
ns
ns
ns
1
PPI_CLK frequency cannot exceed f SCLK /2.
Rev. D
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PDF描述 |
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