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参数资料
| 型号： | ADSP-BF525KBCZ-6 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 29/88页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTRLR 16B 600MHZ 289BGA |
| 产品变化通告： | Datasheet Specification Change 14/Dec/2009 |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | DMA，I²C，PPI，SPI，SPORT，UART，USB |
| 时钟速率： | 600MHz |
| 非易失内存： | ROM（32 kB） |
| 芯片上RAM： | 132kB |
| 电压 - 输入/输出： | 1.8V，2.5V，3.3V |
| 电压 - 核心： | 1.10V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 289-LFBGA，CSPBGA |
| 供应商设备封装： | 289-CSPBGA（12x12） |
| 包装： | 托盘 |
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ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527
register. Set this register prior to using the TWI port.
Table 11. TWI_DT Field Selections and V DDEXT /V BUSTWI
TWI_DT
000 (default) 1
001
010
011
100
101
110
111 (reserved)
V DDEXT Nominal
3.3
1.8
2.5
1.8
3.3
1.8
2.5
–
V BUSTWI Min
2.97
1.7
2.97
2.97
4.5
2.25
2.25
–
V BUSTWI Nominal
3.3
1.8
3.3
3.3
5
2.5
2.5
–
V BUSTWI Max
3.63
1.98
3.63
3.63
5.5
2.75
2.75
–
Unit
V
V
V
V
V
V
V
–
1
Designs must comply with the V DDEXT and V BUSTWI voltages specified for the default TWI_DT setting for correct JTAG boundary scan operation during reset.
Clock Related Operating Conditions
for ADSP-BF522/ADSP-BF524/ADSP-BF526 Processors
ADSP-BF522/ADSP-BF524/ADSP-BF526 processors. Take care
in selecting MSEL, SSEL, and CSEL ratios so as not to exceed the
describes phase-locked loop operating conditions.
Table 12. Core Clock (CCLK) Requirements (All Instruction Rates 1 ) for ADSP-BF522/ADSP-BF524/ADSP-BF526 Processors
Parameter
Nominal Voltage Setting
Max
Unit
f CCLK
f CCLK
Core Clock Frequency (V DDINT =1.33 V minimum)
Core Clock Frequency (V DDINT = 1.235 V minimum)
1.40 V
1.30 V
400 2
300
MHz
MHz
1
2
Table 13. Phase-Locked Loop Operating Conditions for ADSP-BF522/ADSP-BF524/ADSP-BF526 Processors
Parameter
Min
Max
Unit
f VCO
Voltage Controlled Oscillator (VCO) Frequency
70
Instruction Rate 1
MHz
1
Table 14. SCLK Conditions for ADSP-BF522/ADSP-BF524/ADSP-BF526 Processors
V DDEXT /V DDMEM
1.8 V Nominal 1
V DDEXT /V DDMEM
2.5 V or 3.3 V Nominal
Parameter
Max
Max
Unit
f SCLK
f SCLK
CLKOUT/SCLK Frequency (V DDINT ≥ 1.33 V) 2
CLKOUT/SCLK Frequency (V DDINT < 1.33 V)
80
80
100
80
MHz
MHz
1
2
If either V DDEXT or V DDMEM are operating at 1.8 V nominal, f SCLK is constrained to 80 MHz.
f SCLK must be less than or equal to f CCLK and is subject to additional restrictions for SDRAM interface operation. See Table 37 on Page 47 .
Rev. D |
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PDF描述 |
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| ADSP-BF526BBCZ-3AX | 制造商:Analog Devices 功能描述:DSP 32BIT 300MHZ 208CSPBGA - Trays |
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