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参数资料
| 型号： | ADSP-BF525KBCZ-6 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 66/88页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTRLR 16B 600MHZ 289BGA |
| 产品变化通告： | Datasheet Specification Change 14/Dec/2009 |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | DMA，I²C，PPI，SPI，SPORT，UART，USB |
| 时钟速率： | 600MHz |
| 非易失内存： | ROM（32 kB） |
| 芯片上RAM： | 132kB |
| 电压 - 输入/输出： | 1.8V，2.5V，3.3V |
| 电压 - 核心： | 1.10V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 289-LFBGA，CSPBGA |
| 供应商设备封装： | 289-CSPBGA（12x12） |
| 包装： | 托盘 |
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ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527
HOSTDP A/C Timing- Host Write Cycle
requirements.
Table 57. Host Write Cycle Timing Requirements
ADSP-BF522/ADSP-BF524/
ADSP-BF526
V DDEXT
ADSP-BF523/ADSP-BF525/
ADSP-BF527
V DDEXT
V DDEXT
1.8V Nominal
2.5 V or 3.3V
Nominal
V DDEXT
1.8V Nominal
2.5 V or 3.3V
Nominal
Parameter
Min Max Min Max
Min Max Min Max
Unit
Timing Requirements
t SADWRL
HOST_ADDR/HOST_CE Setup
4
4
4
4
ns
before HOST_WR falling edge
t HADWRH
HOST_ADDR/HOST_CE Hold
2.5
2.5
2.5
2.5
ns
after HOST_WR rising edge
t WRWL
HOST_WR pulse width low
(ACK mode)
t DRDYWRL +
t RDYPRD +
t DRDYWRL +
t RDYPRD +
t DRDYWRL +
t RDYPRD +
t DRDYWRL +
t RDYPRD +
ns
t DWRHRDY
t DWRHRDY
t DWRHRDY
t DWRHRDY
HOST_WR pulse width low
(INT mode)
1.5 × t SCLK
+ 8.7
1.5 × t SCLK
+ 8.7
1.5 × t SCLK
+ 8.7
1.5 × t SCLK
+ 8.7
ns
t WRWH
HOST_WR pulse w idth high
2 × t SCLK
2 × t SCLK
2 × t SCLK
2 × t SCLK
ns
or time between HOST_WR
rising edge and HOST_RD
falling edge
t DWRHRDY HOST_WR rising edge delay
2.0
2.0
0
0
ns
after HOST_ACK rising edge
(ACK mode)
t HDATWH
Data Hold after HOST_WR rising edge 2.5
2.5
2.5
2.5
ns
t SDATWH
Data Setup before HOST_WR
3.5
2.5
2.5
2.5
ns
rising edge
Switching Characteristics
t DRDYWRL HOST_ACK falling edge after HOST_CE
12.5
11.5
11.5
11.5
ns
asserted (ACK mode)
t RDYPWR
HOST_ACK low pulse-width for Write
NM 1
NM 1
NM 1
NM 1
ns
access (ACK mode)
1
NM (Not Measured) — This parameter is based on t SCLK . It is not measured because the number of SCLK cycles for which HOST_ACK is low depends on the Host DMA FIFO
status and is system design dependent.
Rev. D
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