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参数资料
| 型号： | ADSP-BF527KBCZ-6C2 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 43/88页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 600MHZ 289CSPBGA |
| 产品变化通告： | Datasheet Specification Change 14/Dec/2009 |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | DMA，以太网，I²C，PPI，SPI，SPORT，UART，USB |
| 时钟速率： | 600MHz |
| 非易失内存： | ROM（32 kB） |
| 芯片上RAM： | 132kB |
| 电压 - 输入/输出： | 1.8V，2.5V，3.3V |
| 电压 - 核心： | 1.10V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 289-LFBGA，CSPBGA |
| 供应商设备封装： | 289-CSPBGA（12x12） |
| 包装： | 托盘 |
| 配用： | EVAL-SDP-CB1Z-ND - BOARD EVALUATION FOR SDP-CB1 ADZS-BF527-MPSKIT-ND - BOARD EVAL MEDIA PLAYER BF527 ADZS-BF527-EZLITE-ND - BOARD EVAL ADSP-BF527 |
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ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527
NAND Flash Controller Interface Timing
Table 36. NAND Flash Controller Interface Timing
V DDEXT
1.8 V Nominal
V DDEXT
2.5 V or 3.3 V Nominal
Parameter
Min
Min
Unit
Write Cycle
Switching Characteristics
t CWL
t CH
t CLEWL
t CLH
t ALEWL
t ALH
t WP1
t WHWL
t WC1
t DWS1
t DWH
ND_CE Setup Time to AWE Low
ND_CE Hold Time From AWE High
ND_CLE Setup Time to AWE Low
ND_CLE Hold Time From AWE high
ND_ALE Setup Time to AWE Low
ND_ALE Hold Time From AWE High
AWE Low to AWE high
AWE High to AWE Low
AWE Low to AWE Low
Data Setup Time for a Write Access
Data Hold Time for a Write Access
1.0 × t SCLK – 4
3.0 × t SCLK – 4
0.0
2.5 × t SCLK – 4
0.0
2.5 × t SCLK – 4
(WR_DLY +1.0) × t SCLK – 4
4.0 × t SCLK – 4
(WR_DLY +5.0) × t SCLK – 4
(WR_DLY +1.5) × t SCLK – 4
2.5 × t SCLK – 4
1.0 × t SCLK – 4
3.0 × t SCLK – 4
0.0
2.5 × t SCLK – 4
0.0
2.5 × t SCLK – 4
(WR_DLY +1.0) × t SCLK – 4
4.0 × t SCLK – 4
(WR_DLY +5.0) × t SCLK – 4
(WR_DLY +1.5) × t SCLK – 4
2.5 × t SCLK – 4
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Read Cycle
Switching Characteristics
t CRL
t CRH
ND_CE Setup Time to ARE Low
ND_CE Hold Time From ARE High
1.0 × t SCLK – 4
3.0 × t SCLK – 4
1.0 × t SCLK – 4
3.0 × t SCLK – 4
ns
ns
t RP
ARE Low to ARE High
(RD_DLY +1.0) × t SCLK – 4
(RD_DLY +1.0) × t SCLK – 4
ns
t RHRL
t RC1
ARE High to ARE Low
ARE Low to ARE Low
4.0 × t SCLK – 4
(RD_DLY +5.0) × t SCLK – 4
4.0 × t SCLK – 4
(RD_DLY +5.0) × t SCLK – 4
ns
ns
Timing Requirements (ADSP-BF522/ADSP-BF524/ADSP-BF526)
t DRS
t DRH
Data Setup Time for a Read Transaction
Data Hold Time for a Read Transaction
14.0
0.0
10.0
0.0
ns
ns
Timing Requirements (ADSP-BF523/ADSP-BF525/ADSP-BF527)
t DRS
t DRH
Data Setup Time for a Read Transaction
Data Hold Time for a Read Transaction
11.0
0.0
8.0
0.0
ns
ns
Write Followed by Read
Switching Characteristic
t WHRL
AWE High to ARE Low
5.0 × t SCLK – 4
5.0 × t SCLK – 4
ns
1
WR_DLY and RD_DLY are defined in the NFC_CTL register.
Rev. D |
Page 43 of 88 | July 2013
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参数描述 |
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