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参数资料
| 型号： | ADSP-BF527KBCZ-6C2 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 59/88页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 600MHZ 289CSPBGA |
| 产品变化通告： | Datasheet Specification Change 14/Dec/2009 |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | DMA，以太网，I²C，PPI，SPI，SPORT，UART，USB |
| 时钟速率： | 600MHz |
| 非易失内存： | ROM（32 kB） |
| 芯片上RAM： | 132kB |
| 电压 - 输入/输出： | 1.8V，2.5V，3.3V |
| 电压 - 核心： | 1.10V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 289-LFBGA，CSPBGA |
| 供应商设备封装： | 289-CSPBGA（12x12） |
| 包装： | 托盘 |
| 配用： | EVAL-SDP-CB1Z-ND - BOARD EVALUATION FOR SDP-CB1 ADZS-BF527-MPSKIT-ND - BOARD EVAL MEDIA PLAYER BF527 ADZS-BF527-EZLITE-ND - BOARD EVAL ADSP-BF527 |
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ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527
Serial Peripheral Interface (SPI) Port—Slave Timing
Table 49. Serial Peripheral Interface (SPI) Port—Slave Timing
ADSP-BF522/ADSP-BF524/
ADSP-BF526
V DDEXT
ADSP-BF523/ADSP-BF525/
ADSP-BF527
V DDEXT
V DDEXT
1.8V Nominal
2.5 V or 3.3V
Nominal
V DDEXT
1.8V Nominal
2.5 V or 3.3V
Nominal
Parameter
Min
Max Min
Max Min
Max Min
Max Unit
Timing Requirements
t SPICHS
t SPICLS
t SPICLK
Serial Clock High Period
Serial Clock Low Period
Serial Clock Period
2 × t SCLK –1.5
2 × t SCLK –1.5
4×
2 × t SCLK –1.5
2 × t SCLK –1.5
4 × t SCLK –1.5
2 × t SCLK –1.5
2 × t SCLK –1.5
4×
2 × t SCLK –1.5
2 × t SCLK –1.5
4 × t SCLK –1.5
ns
ns
ns
t SCLK –1.5
t SCLK –1.5
t HDS
t SPITDS
t SDSCI
t SSPID
Last SCK Edge to SPISS Not Asserted
Sequential Transfer Delay
SPISS Assertion to First SCK Edge
Data Input Valid to SCK Edge (Data Input
2 × t SCLK –1.5
2 × t SCLK –1.5
2 × t SCLK –1.5
1.6
2 × t SCLK –1.5
2 × t SCLK –1.5
2 × t SCLK –1.5
1.6
2 × t SCLK –1.5
2 × t SCLK –1.5
2 × t SCLK –1.5
1.6
2 × t SCLK –1.5
2 × t SCLK –1.5
2 × t SCLK –1.5
1.6
ns
ns
ns
ns
Setup)
t HSPID
SCK Sampling Edge to Data Input Invalid
2.0
1.6
1.6
1.6
ns
Switching Characteristics
t DSOE
SPISS Assertion to Data Out Active
0
12.0 0
10.3
0
12.0 0
10.3
ns
t DSDHI
t DDSPID
SPISS Deassertion to Data High Impedance 0
SCK Edge to Data Out Valid (Data Out Delay)
11.0 0
10
8.5
10
0
8.5
10
0
8
10
ns
ns
t HDSPID
SCK Edge to Data Out Invalid (Data Out Hold) 0
0
0
0
ns
SPIxSS
(INPUT)
t SDSCI
t SPICLS
t SPICHS
t SPICLK
t HDS
t SPITDS
SPIxSCK
(INPUT)
t DSOE
t DDSPID
t HDSPID
t DDSPID
t DSDHI
SPIxMISO
(OUTPUT)
CPHA = 1
SPIxMOSI
(INPUT)
t SSPID
t HSPID
t DSOE
t HDSPID
t DDSPID
t DSDHI
SPIxMISO
(OUTPUT)
CPHA = 0
t SSPID
t HSPID
SPIxMOSI
(INPUT)
Figure 29. Serial Peripheral Interface (SPI) Port—Slave Timing
Rev. D |
Page 59 of 88 | July 2013
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参数描述 |
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