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参数资料
| 型号： | ADSP-BF536BBCZ-3B |
| 厂商： | Analog Devices Inc |
| 文件页数： | 27/68页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTLR 16BIT 208CSPBGA |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | CAN，SPI，SSP，TWI，UART |
| 时钟速率： | 300MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 100kB |
| 电压 - 输入/输出： | 2.50V，3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 208-LFBGA，CSPBGA |
| 供应商设备封装： | 208-CSPBGA |
| 包装： | 托盘 |
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Rev. J
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February 2014
External Port Bus Request and Grant Cycle Timing
bus grant operations.
Table 26. External Port Bus Request and Grant Cycle Timing
Parameter1, 2
Min
Max
Unit
Timing Requirements
tBS
BR Asserted to CLKOUT Low Setup
4.6
ns
tBH
CLKOUT Low to BR Deasserted Hold Time
0.0
ns
Switching Characteristics
tSD
CLKOUT Low to AMSx, Address, and ARE/AWE Disable
4.5
ns
tSE
CLKOUT Low to AMSx, Address, and ARE/AWE Enable
4.5
ns
tDBG
CLKOUT High to BG Asserted Setup
3.6
ns
tEBG
CLKOUT High to BG Deasserted Hold Time
3.6
ns
tDBH
CLKOUT High to BGH Asserted Setup
3.6
ns
tEBH
CLKOUT High to BGH Deasserted Hold Time
3.6
ns
1 These timing parameters are based on worst-case operating conditions.
2 The pad loads for these timing parameters are 20 pF.
Figure 13. External Port Bus Request and Grant Cycle Timing
AMSx
CLKOUT
BG
BGH
BR
ADDR 19-1
ABE1-0
tBH
tBS
tSD
tSE
tSD
tSE
t
EBG
tDBG
t
EBH
tDBH
AWE
ARE
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