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参数资料
| 型号： | ADSP-BF561SKB600 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 28/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTRLR 32BIT 600MHZ 297BGA |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | SPI，SSP，UART |
| 时钟速率： | 600MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 328kB |
| 电压 - 输入/输出： | 2.50V，3.30V |
| 电压 - 核心： | 1.35V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 297-BGA |
| 供应商设备封装： | 297-PBGA（27x27） |
| 包装： | 托盘 |
| 配用： | ADZS-BFAUDIO-EZEXT-ND - BOARD EVAL AUDIO BLACKFIN ADZS-BF561-EZLITE-ND - BOARD EVAL ADSP-BF561 ADZS-BF561-MMSKIT-ND - KIT STARTER MULTIMEDIA BF561 ADZS-BFAV-EZEXT-ND - BOARD DAUGHT ADSP-BF533,37,61KIT |
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ADSP-BF561
Parallel Peripheral Interface Timing
default Parallel Peripheral Interface operations.
Table 22. Parallel Peripheral Interface Timing
and Figure 19 on Page 31 apply.
Parameter
Min
Max
Unit
Timing Requirements
t PCLKW
t PCLK
t SFSPE
t HFSPE
t SDRPE
t HDRPE
PPIxCLK Width 1
PPIxCLK Period 1
External Frame Sync Setup Before PPIxCLK
External Frame Sync Hold After PPIxCLK
Receive Data Setup Before PPIxCLK
Receive Data Hold After PPIxCLK
5.0
13.3
4.0
1.0
3.5
2.0
ns
ns
ns
ns
ns
ns
Switching Characteristics
t DFSPE
t HOFSPE
t DDTPE
t HDTPE
Internal Frame Sync Delay After PPIxCLK
Internal Frame Sync Hold After PPIxCLK
Transmit Data Delay After PPIxCLK
Transmit Data Hold After PPIxCLK
1.7
2.0
8.0
8.0
ns
ns
ns
ns
1
For PPI modes that use an internally generated frame sync, the PPIxCLK frequency cannot exceed f SCLK /2. For modes with no frame syncs or external frame syncs, PPIxCLK
cannot exceed 75 MHz and f SCLK should be equal to or greater than PPIxCLK.
FRAME
POLC = 0
PPIxCLK
PPIxCLK
POLC = 1
POLS = 1
PPIxSYNC1
POLS = 0
POLS = 1
PPIxSYNC2
POLS = 0
SYNC IS
DRIVEN
OUT
t DFSPE
t HOFSPE
t SDRPE
DATA0
IS
SAMPLED
t HDRPE
PPIx_DATA
Figure 14. PPI GP Rx Mode with Internal Frame Sync Timing (Default)
Rev. E |
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September 2009
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PDF描述 |
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