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参数资料
| 型号： | ADSP-TS201SABPZ060 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 17/48页 |
| 文件大小： | 0K |
| 描述： | IC PROCESSOR 600MHZ 576BGA |
| 标准包装： | 1 |
| 系列： | TigerSHARC® |
| 类型： | 定点/浮点 |
| 接口： | 主机接口，连接端口，多处理器 |
| 时钟速率： | 600MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 3MB |
| 电压 - 输入/输出： | 2.50V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 576-BBGA 裸露焊盘 |
| 供应商设备封装： | 576-BGA-ED（25x25） |
| 包装： | 托盘 |
| 配用： | ADZS-TS201S-EZLITE-ND - KIT LITE EVAL FOR ADSP-TS201S |
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Rev. C
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December 2006
ADSP-TS201S
TIMING SPECIFICATIONS
With the exception of DMAR3–0, IRQ3–0, TMR0E, and
FLAG3–0 (input only) pins, all ac timing for the ADSP-TS201S
processor is relative to a reference clock edge. Because input
setup/hold, output valid/hold, and output enable/disable times
are relative to a clock edge, the timing data for the ADSP-
TS201S processor has few calculated (formula-based) values.
For information on ac timing, see General AC Timing. For
information on link port transfer timing, see Link Port Low
General AC Timing
Timing is measured on signals when they cross the 1.25 V level
as described in Figure 15 on Page 29. All delays (in nanosec-
onds) are measured between the point that the first signal
reaches 1.25 V and the point that the second signal reaches
1.25 V.
ac specifications are measured with the load specified in
Figure 36 on Page 38, and with the output drive strength set to
strength 4. In order to calculate the output valid and hold times
for different load conditions and/or output drive strengths, refer
to Figure 37 on Page 38 through Figure 44 on Page 39 (Rise and
Fall Time vs. Load Capacitance) and Figure 45 on Page 39 (Out-
put Valid vs. Load Capacitance and Drive Strength).
The ac asynchronous timing data for the IRQ3–0, DMAR3–0,
FLAG3–0, and TMR0E pins appears in Table 21.
Table 21. AC Asynchronous Signal Specifications
Name
Description
Pulse Width Low (Min)
Pulse Width High (Min)
IRQ3–0
1
Interrupt Request
2 × tSCLK ns
DMAR3–01
DMA Request
2 × tSCLK ns
FLAG3–02
FLAG3–0 Input
2 ×tSCLK ns
2× tSCLK ns
TMR0E3
Timer 0 Expired
4 ×tSCLK ns
—
1 These input pins have Schmitt triggers and therefore do not need to be synchronized to a clock reference.
2 For output specifications on FLAG3–0 pins, see Table 29.
3 This pin is a strap option. During reset, an internal resistor pulls the pin low.
Table 22. Reference Clocks—Core Clock (CCLK) Cycle Time
Parameter
Description
Grade = 060 (600 MHz)
Grade = 050 (500 MHz)
Unit
Min
Max
Min
Max
tCCLK
1
Core Clock Cycle Time
1.67
12.5
2.0
12.5
ns
1 CCLK is the internal processor clock or instruction cycle time. The period of this clock is equal to the system clock period (t
SCLK) divided by the system clock ratio
(SCLKRAT2–0). For information on available part numbers for different internal processor clock rates, see the Ordering Guide on Page 46.
Figure 9. Reference Clocks—Core Clock (CCLK) Cycle Time
CCLK
tCCLK
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PDF描述 |
|---|---|
| VE-2WX-CY-F1 | CONVERTER MOD DC/DC 5.2V 50W |
| TPSC156K020H0450 | CAP TANT 15UF 20V 10% 2312 |
| 182-025-213R161 | CONN DB25 FEMAL .318" R/A NICKEL |
| EEM10DSEF | CONN EDGECARD 20POS .156 EYELET |
| VE-2WW-CY-F1 | CONVERTER MOD DC/DC 5.5V 50W |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| ADSP-TS201SYBPZ050 | 功能描述:IC PROCESSOR 500MHZ 576-SBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - DSP（数字式信号处理器） 系列:TigerSHARC® 标准包装:40 系列:TMS320DM64x, DaVinci™ 类型:定点 接口:I²C，McASP，McBSP 时钟速率:400MHz 非易失内存:外部 芯片上RAM:160kB 电压 - 输入/输出:3.30V 电压 - 核心:1.20V 工作温度:0°C ~ 90°C 安装类型:表面贴装 封装/外壳:548-BBGA，FCBGA 供应商设备封装:548-FCBGA（27x27） 包装:托盘 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA |
| ADSP-TS202SABP-050 | 制造商:Analog Devices 功能描述:DSP Floating-Point 32-Bit 500MHz 500MIPS 576-Pin TEBGA 制造商:Analog Devices 功能描述:DSP FLOATING PT 32BIT 500MHZ 500MIPS 576PIN TEBGA - Trays |
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