参数资料
型号: ADSP-TS202SABPZ050
厂商: Analog Devices Inc
文件页数: 47/48页
文件大小: 0K
描述: IC PROCESSOR 500MHZ 576BGA
标准包装: 1
系列: TigerSHARC®
类型: 定点/浮点
接口: 主机接口,连接端口,多处理器
时钟速率: 500MHz
非易失内存: 外部
芯片上RAM: 1.5MB
电压 - 输入/输出: 2.50V
电压 - 核心: 1.05V
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 576-BBGA 裸露焊盘
供应商设备封装: 576-BGA-ED(25x25)
包装: 托盘
Rev. C
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December 2006
ADSP-TS202S
external data bus; outputs addresses and memory selects
(MSSD3–0); outputs the IORD, IOWR, IOEN, and
RD/WR strobes; and responds to ACK.
DMA chaining. DMA chaining operations enable applica-
tions to automatically link one DMA transfer sequence to
another for continuous transmission. The sequences can
occur over different DMA channels and have different
transmission attributes.
Two-dimensional transfers. The DMA controller can
access and transfer two-dimensional memory arrays on any
DMA transmit or receive channel. These transfers are
implemented with index, count, and modify registers for
both the X and Y dimensions.
Figure 4. ADSP-TS202S Shared Memory Multiprocessing System
CLKS/REFS
ADDR31–0
DATA31–0
BR1
BR7–2,0
ADDR31–0
DATA31–0
BR0
BR7–1
BMS
CONTROL
ADSP-TS202S #0
CONTROL
ADSP-TS202S #1
ADSP-TS202S #7
ADSP-TS202S #6
ADSP-TS202S #5
ADSP-TS202S #4
ADSP-TS202S #3
ADSP-TS202S #2
RESET
RST_IN
ID2–0
CLKS/REFS
SCLK_VREF
VREF
SCLK
SCLKRAT2–0
000
CLOCK
REFERENCE
ADDR
DATA
HOST
PROCESSOR
INTERFACE
(OPTIONAL)
ACK
GLOBAL
MEMORY
AND
PERIPHERALS
(OPTIONAL)
OE
ADDR
DATA
CS
ADDR
DATA
BOOT
EPROM
(OPTIONAL)
RD
MS1–0
ACK
ID2–0
001
HBG
HBR
BOFF
BRST
CS
WE
WRL
C
O
N
T
R
O
L
A
D
R
E
S
D
A
T
A
C
O
N
T
R
O
L
A
D
R
E
S
D
A
T
A
SDRAM
MEMORY
(OPTIONAL)
MSSD3–0
IORD
IOEN
RAS
CAS
LDQM
SDWE
SDCKE
SDA10
CS
RAS
CAS
DQM
WE
CKE
A10
ADDR
DATA
CLK
MSH
DMAR3–0
DPA
CPA
LINK
DEVICES
(2 MAX)
(OPTIONAL)
LxCLKINP/N
LxACKO
LxDATI3–0P/N
LxBCMPI
LxBCMPO
LxDATO3–0P/N
LxCLKOUTP/N
LxACKI
TMR0E
BM
CONTROLIMP1–0
LINK
IRQ3–0
FLAG3–0
LINK
RST_IN
BUSLOCK
CLOCK
DS2–0
IOWR
JTAG
POR_IN
RST_OUT
REFERENCE
LINK
DEVICES
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PDF描述
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