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参数资料
| 型号： | ADUC7121BBCZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 71/96页 |
| 文件大小： | 0K |
| 描述： | IC ARM7TDMI MCU 126KB 108CSPBGA |
| 标准包装： | 1 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心处理器： | ARM7 |
| 芯体尺寸： | 16/32-位 |
| 速度： | 41.78MHz |
| 连通性： | I²C，SPI，UART/USART |
| 外围设备： | POR，PWM，WDT |
| 输入/输出数： | 32 |
| 程序存储器容量： | 126KB（63K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 8K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 数据转换器： | A/D 9x12b，D/A 4x12b |
| 振荡器型： | 内部 |
| 工作温度： | -10°C ~ 95°C |
| 封装/外壳： | 108-LFBGA，CSPBGA |
| 包装： | 托盘 |
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Data Sheet
ADuC7121
Rev. B | Page 73 of 96
Table 99. SPISTA MMR Bit Designations
Bit
Name
Description
15:12
Reserved bits.
11
SPIREX
SPI Rx FIFO excess bytes present. This bit is set when there are more bytes in the Rx FIFO than indicated in the
SPIMDE bits in SPICON.
This bit is cleared when the number of bytes in the FIFO is equal or less than the number in SPIMDE.
10:8
SPIRXFSTA[2:0]
SPI Rx FIFO status bits.
[000] = Rx FIFO is empty.
[001] = one valid byte in the FIFO.
[010] = two valid bytes in the FIFO.
[011] = three valid bytes in the FIFO.
[100] = four valid bytes in the FIFO.
7
SPIFOF
SPI Rx FIFO overflow status bit.
Set when the Rx FIFO was already full when new data was loaded to the FIFO. This bit generates an interrupt
except when SPIRFLH is set in SPICON.
Cleared when the SPISTA register is read.
6
SPIRXIRQ
SPI Rx IRQ status bit.
Set when a receive interrupt occurs. This bit is set when SPITMDE in SPICON is cleared and the required
number of bytes have been received.
Cleared when the SPISTA register is read.
5
SPITXIRQ
SPI Tx IRQ status bit.
Set when a transmit interrupt occurs. This bit is set when SPITMDE in SPICON is set and the required number
of bytes have been transmitted.
Cleared when the SPISTA register is read.
4
SPITXUF
SPI Tx FIFO underflow.
This bit is set when a transmit is initiated without any valid data in the Tx FIFO. This bit generates an interrupt
except when SPITFLH is set in SPICON.
Cleared when the SPISTA register is read.
3:1
SPITXFSTA[2:0]
SPI Tx FIFO status bits.
[000] = Tx FIFO is empty.
[001] = one valid byte in the FIFO.
[010] = two valid bytes in the FIFO.
[011] = three valid bytes in the FIFO.
[100] = four valid bytes in the FIFO.
0
SPIISTA
SPI interrupt status bit.
Set to 1 when an SPI based interrupt occurs.
Cleared after reading SPISTA.
SPIRX Register
This 8-bit MMR is the SPI receive register.
Name:
SPIRX
Address:
0xFFFF0A04
Default value: 0x00
Access:
Read only
SPITX Register
This 8-bit MMR is the SPI transmit register.
Name:
SPITX
Address:
0xFFFF0A08
Default value: 0x00
Access:
Write only
SPIDIV Register
This 8-bit MMR is the SPI baud rate selection register.
Name:
SPIDIV
Address:
0xFFFF0A0C
Default value: 0x00
Access:
Read and write
SPI Control Register
This 16-bit MMR configures the SPI peripheral in both master
and slave modes.
Name:
SPICON
Address:
0xFFFF0A10
Default value: 0x0000
Access:
Read and write
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