参数资料
型号: ADV202BBCZ-150
厂商: Analog Devices Inc
文件页数: 5/40页
文件大小: 0K
描述: IC VIDEO CODEC JPEG2000 144CSBGA
标准包装: 1
类型: JPEG2000 视频编解码器
分辨率(位): 16 b
三角积分调变:
电压 - 电源,模拟: 1.5V,3.3V
电压 - 电源,数字: 1.5V,3.3V
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 144-BGA,CSPBGA
供应商设备封装: 144-CSPBGA(13x13)
包装: 托盘
Data Sheet
ADV202
Rev. D | Page 13 of 40
EXTERNAL DMA MODE—FIFO WRITE, BURST MODE
Table 8.
Parameter
Description
Min
Typ
Max
Unit
DREQPULSE
DREQ Pulse Width1
1
15
JCLK2 cycles
t
DREQRTN
WE to DREQ Deassert (DR × Pulse = 0)
2.5
3.5 × JCLK + 7.5 ns
JCLK cycles
t
DACKSU
DACK to WE Setup
0
ns
t
SU
Data Setup
2.5
ns
t
HD
Data Hold
2
ns
WELO
WE Assert Pulse Width
1.5
JCLK cycles
WEHI
WE Deassert Pulse Width
1.5
JCLK cycles
t
DREQWAIT
Last Burst Access to Next DREQ
2.5
4.5 × JCLK + 7.5 ns3
JCLK cycles
1 Applies to assigned DMA channel, if EDMOD0 or EDMOD1[14:11] is programmed to a value that is not 0. Pulse width depends on the value programmed.
2 For a definition of JCLK, see the PLL section.
3 If sufficient space is available in FIFO.
04723-
022
DREQ
DACK
WE
HDATA
WEHI
WELO
tDACKSU
tHD
tSU
0
1
13
14
15
tDREQWAIT
DREQPULSE
Figure 13. Burst Write Cycle for DREQ/DMA Mode for Assigned DMA Channel
(EDMOD0/EDMOD1[14:11] NOT Programmed to a Value of 0000)
04723-
023
DREQ
DACK
WE
HDATA
WEHI
WELO
tDACKSU
tHD
tSU
0
1
13
14
15
tDREQWAIT
tDREQRTN
Figure 14. Burst Write Cycle for DREQ/DMA Mode for Assigned DMA Channel
(EDMOD0/EDMOD1[14:11] Programmed to a Value of 0000)
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