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参数资料
| 型号： | ADV212BBCZRL-115 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 43/44页 |
| 文件大小： | 0K |
| 描述： | IC CODEC VID JPEG 2000 121CSPBGA |
| 标准包装： | 1 |
| 系列： | Wavescale® |
| 类型： | JPEG2000 视频编解码器 |
| 分辨率（位）： | 16 b |
| 三角积分调变： | 无 |
| 电压 - 电源，模拟： | 1.5V，3.3V |
| 电压 - 电源，数字： | 1.5V，3.3V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 121-BGA，CSPBGA |
| 供应商设备封装： | 121-CSPBGA（12x12） |
| 包装： | 标准包装 |
| 产品目录页面： | 776 (CN2011-ZH PDF) |
| 配用： | ADV212-HD-EB-ND - BOARD EVALUATION FOR ADV212-HD |
| 其它名称： | ADV212BBCZRL-115DKR |
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ADV212
Rev. B | Page 8 of 44
DREQ/DACK DMA MODE—SINGLE FIFO WRITE OPERATION
Table 6.
Parameter
Mnemonic
Min
Typ
Max
Unit
DREQ Pulse Width
DREQPULSE
1 JCLK1
15 JCLK1
ns
DACK Assert to Subsequent DREQ Delay
t
DREQ
2.5 JCLK1
3.5 × JCLK + 8.51
ns
WE to DACK Setup
t
WESU
0
ns
Data to DACK Deassert Setup
tSU
2
ns
Data to DACK Deassert Hold
tHD
2
ns
DACK Assert Pulse Width
DACKLOW
2 JCLK1
ns
DACK Deassert Pulse Width
DACKHIGH
2 JCLK1
ns
WE Hold After DACK Deassert
t
WEHD
0
ns
WE Assert to FSRQ Deassert (FIFO Full)
WFSRQ
1.5 JCLK1
2.5 × JCLK + 7.51
ns
DACK to DREQ Deassert (DR × PULS = 0)
t
DREQRTN
2.5 JCLK1
3.5 × JCLK + 9.01
ns
1
For a definition of JCLK, see Figure 32.
WE
DACK
DREQ
HDATA
3
2
1
0
DREQPULSE
tDREQ
DACKHIGH
DACKLOW
tWE
SU
tSU
tHD
tWE
HD
06389-
013
Figure 5. Single Write for DREQ/DACK DMA Mode for Assigned DMA Channel
(EDMOD0/EDMOD1[14:1] Not Programmed to a Value of 0000)
WE
DACK
DREQ
HDATA
0
1
2
tDREQ
RTN
DACKHIGH
DACKLOW
tWE
SU
tSU
tHD
tWE
HD
06389-
014
Figure 6. Single Write for DREQ/DACK DMA Mode for Assigned DMA Channel
(EDMOD0/EDMOD1[14:11] Programmed to a Value of 0000)
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PDF描述 |
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参数描述 |
|---|---|
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