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参数资料
| 型号： | ADV212BBCZRL-115 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 7/44页 |
| 文件大小： | 0K |
| 描述： | IC CODEC VID JPEG 2000 121CSPBGA |
| 标准包装： | 1 |
| 系列： | Wavescale® |
| 类型： | JPEG2000 视频编解码器 |
| 分辨率（位）： | 16 b |
| 三角积分调变： | 无 |
| 电压 - 电源，模拟： | 1.5V，3.3V |
| 电压 - 电源，数字： | 1.5V，3.3V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 121-BGA，CSPBGA |
| 供应商设备封装： | 121-CSPBGA（12x12） |
| 包装： | 标准包装 |
| 产品目录页面： | 776 (CN2011-ZH PDF) |
| 配用： | ADV212-HD-EB-ND - BOARD EVALUATION FOR ADV212-HD |
| 其它名称： | ADV212BBCZRL-115DKR |
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ADV212
Rev. B | Page 15 of 44
VDATA MODE TIMING
Table 11.
Parameter
Mnemonic
Min
Typ
Max
Unit
VCLK to VDATA Valid Delay (VDATA Output)
VDATATD
12
ns
VDATA Setup to Rising VCLK (VDATA Input)
VDATASU
4
ns
VDATA Hold from Rising VCLK (VDATA Input)
VDATAHD
4
ns
HSYNC Setup to Rising VCLK
HSYNCSU
3
ns
HSYNC Hold from Rising VCLK
HSYNCHD
4
ns
VCLK to HSYNC Valid Delay
HSYNCTD
12
ns
VSYNC Setup to Rising VCLK
VSYNCSU
3
ns
VSYNC Hold from Rising VCLK
VSYNCHD
4
ns
VCLK to VSYNC Valid Delay
VSYNCTD
12
ns
FIELD Setup to Rising VCLK
FIELDSU
4
ns
FIELD Hold from Rising VCLK
FIELDHD
3
ns
VCLK to FIELD Valid
FIELDTD
12
Decode Slave Data Sync Delay
(HSYNC Low to First 0xFF of EAV/SAV Code)
SYNC DELAY
VCLK cycles
Decode Slave Data Sync Delay
(HSYNC Low to First Data for HVF Mode)
VCLK cycles
1
The sync delay value varies according to the application.
Cr
Y
Cb
Y
FF
EAV
FF
SAV
Cb
Y
Cr
VCLK
VDATA (IN)
00
VDATASU
VDATAHD
06389-
091
Figure 21. Encode Video Mode Timing—CCIR 656 Mode
HSYNC
HSYNCHD
HSYNCSU
VCLK
Cb
Y
Cb
Y
Cr
Y
VDATA (IN)
Cr
Y
06389-
092
Figure 22. Encode Video Mode Timing—HVF Mode (HSYNC Timing)
(HSYNC Programmed for Negative Polarity)
VSYNC
VSYNCSU
VCLK
FIELD
FIELDSU
FIELDHD
VSYNCHD
06389-
093
Figure 23. Encode Video Mode Timing—HVF Mode (VSYNC and FIELD Timing)
(VSYNC and FIELD Programmed for Negative Polarity)
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PDF描述 |
|---|---|
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参数描述 |
|---|---|
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