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参数资料
| 型号： | ADZS-21469-EZLITE |
| 厂商： | Analog Devices Inc |
| 文件页数： | 31/62页 |
| 文件大小： | 0K |
| 描述： | KIT EVAL EZ LITE ADSP-21469 |
| 特色产品： | SHARC? 21469 EZ-KIT? and EZ-Board? for SHARC Processors |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | DSP |
| 适用于相关产品： | ADSP-2146x |
| 所含物品： | 板，线缆，调试程序，电源，软件 |
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Preliminary Technical Data
ADSP-21462/ADSP-21465/ADSP-21467/ADSP-21469
Memory Read — Bus Master
Use these specifications for asynchronous interfacing to memo-
ries. Note that timing for AMI_ACK, AMI_DATA, AMI_RD,
AMI_WR, and strobe timing parameters only apply to asyn-
chronous access mode.
Table 27. Memory Read — Bus Master
Parameter Min
Timing Requirements
Max
Unit
t DAD
t DRLD
Address, Selects Delay to Data Valid 1, 2
AMI_RD Low to Data Valid 1
TBD
TBD
TBD
TBD
ns
ns
t SDS
Data Setup to AMI_RD High TBD
TBD
ns
t HDRH
t DAAK
t DSAK
Data Hold from AMI_RD High 3, 4
AMI_ACK Delay from Address, Selects 2, 5
AMI_ACK Delay from AMI_RD Low 4
TBD
TBD
TBD
TBD
TBD
TBD
ns
ns
ns
Switching Characteristics
TBD
TBD
t DRHA
Address Selects Hold After AMI_RD High TBD
TBD
ns
t DARL
Address Selects to AMI_RD Low 2
TBD
TBD
ns
t RW
t RWR
AMI_RD Pulse Width TBD
AMI_RD High to AMI_WR, AMI_RD, Low TBD
TBD
TBD
ns
ns
W = (number of wait states specified in AMICTLx register) × t DDR2_CLK .
HI = RHC + IC (RHC = (number of Read Hold Cycles specified in AMICTLx register) x t DDR2_CLK
IC = (number of idle cycles specified in AMICTLx register) x t DDR2_CLK ).
H = (number of hold cycles specified in AMICTLx register) x t DDR2_CLK .
1
2
3
4
5
Data delay/setup: System must meet t DAD , t DRLD , or t SDS.
The falling edge of AMI_MSx, is referenced.
Note that timing for AMI_ACK, AMI_DATA, AMI_RD, AMI_WR, and strobe timing parameters only apply to asynchronous access mode.
Data hold: User must meet t HDRH in asynchronous access mode. See Test Conditions on Page 52 for the calculation of hold times given capacitive and dc loads.
AMI_ACK delay/setup: User must meet t DAAK , or t DSAK , for deassertion of AMI_ACK (low). For asynchronous assertion of AMI_ACK (high) user must meet t DAAK or t DSAK .
AMI_ADDR
MSx
AMI_RD
t DARL
t DAD
t DRLD
t RW
t S D S
t DRHA
t HDRH
AMI_DATA
t D S AK
AMI_ACK
AMI_WR
t DAAK
Figure 18. Memory Read—Bus Master
t RWR
Rev. PrC
| Page 31 of 62 | January 2009
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