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参数资料
| 型号： | ADZS-21469-EZLITE |
| 厂商： | Analog Devices Inc |
| 文件页数： | 49/62页 |
| 文件大小： | 0K |
| 描述： | KIT EVAL EZ LITE ADSP-21469 |
| 特色产品： | SHARC? 21469 EZ-KIT? and EZ-Board? for SHARC Processors |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | DSP |
| 适用于相关产品： | ADSP-2146x |
| 所含物品： | 板，线缆，调试程序，电源，软件 |
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Preliminary Technical Data
ADSP-21462/ADSP-21465/ADSP-21467/ADSP-21469
TWI Controller Timing
interface. Input Signals (SCL, SDA) are routed to the
DPI_P14–1 pins using the SRU. Therefore, the timing specifica-
tions provided below are valid at the DPI_P14–1 pins.
Table 46. Characteristics of the SDA and SCL Bus Lines for F/S-Mode TWI Bus Devices 1
Standard Mode
Fast Mode
Parameter
Min Max
Min
Max
Unit
f SCL
SCL Clock Frequency
TBD TBD
TBD
TBD
kHz
t HDSTA
Hold Time (repeated) Start Condition. After This
Period, the First Clock Pulse is Generated.
TBD
TBD
μs
t LOW
Low Period of the SCL Clock
TBD
μs
t HIGH
t SUSTA
t HDDAT
t SUDAT
t SUSTO
t BUF
High Period of the SCL Clock
Setup Time for a Repeated Start Condition
Data Hold Time for TWI-bus Devices
Data Setup Time
Setup Time for Stop Condition
Bus Free Time Between a Stop and Start Condition
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
TBD
μs
μs
μs
ns
μs
μs
t SP
Pulse Width of Spikes Suppressed By the Input Filter
n/a
n/a
TBD
TBD
ns
1
All values referred to V IHmin and V ILmax levels. For more information, see Electrical Characteristics on page 19.
DPI_P14-1
S DA
t LOW
t S UDA T
t HD S TA
t S P
t BUF
DPI_P14-1
S CL
S
t HD S TA
t H DDA T
t HIGH
t S U S TA
S r
t S U S TO
P
S
Figure 37. Fast and Standard Mode Timing on the TWI Bus
Rev. PrC
| Page 49 of 62 | January 2009
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