参数资料
| 型号： | APA300-PQ208I |
| 厂商： | Microsemi SoC |
| 文件页数： | 160/178页 |
| 文件大小： | 0K |
| 描述： | IC FPGA PROASIC+ 300K 208-PQFP |
| 标准包装： | 24 |
| 系列： | ProASICPLUS |
| RAM 位总计： | 73728 |
| 输入/输出数： | 158 |
| 门数： | 300000 |
| 电源电压： | 2.3 V ~ 2.7 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 208-BFQFP |
| 供应商设备封装： | 208-PQFP（28x28） |
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ProASICPLUS Flash Family FPGAs
2- 72
v5.9
FIFO Reset
Notes:
1. During reset, either the enables (WRB and RBD) OR the clocks (WCLKS and RCKLS) must be low.
2. The plot shows the normal operation status.
Figure 2-45 FIFO Reset
Table 2-68 TJ = 0°C to 110°C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
TJ = –55°C to 150°C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883
Symbol txxx
Description
Min.
Max.
Units
Notes
CBRSH1
WCLKS or RCLKS
↑ hold from RESETB ↑
1.5
ns
Synchronous mode only
CBRSS1
WCLKS or RCLKS
↓ setup to RESETB ↑
1.5
ns
Synchronous mode only
ERSA
New EMPTY
↑ access from RESETB ↓
3.0
ns
FRSA
FULL
↓ access from RESETB ↓
3.0
ns
RSL
RESETB low phase
7.5
ns
THRSA
EQTH or GETH access from RESETB
↓
4.5
ns
WBRSH1
WB
↓ hold from RESETB ↑
1.5
ns
Asynchronous mode only
WBRSS1
WB
↑ setup to RESETB ↑
1.5
ns
Asynchronous mode only
Note: During rest, the enables (WRB and RBD) must be high OR the clocks (WCLKS and RCKLS) must be low.
RESETB
EMPTY
EQTH, GETH
FULL
WRB/RBD1
Cycle Start
WCLKS, RCLKS1
tERSA, tFRSA
tTHRSA
tCBRSS
tWBRSS
tCBRSH
tWBRSH
tRSL
相关PDF资料 |
PDF描述 |
|---|---|
| APA300-PQG208I | IC FPGA PROASIC+ 300K 208-PQFP |
| GEC43DTEN | CONN EDGECARD 86POS .100 EYELET |
| GEC43DTEH | CONN EDGECARD 86POS .100 EYELET |
| ACC50DRTN | CONN EDGECARD 100PS .100 DIP SLD |
| ACC65DRTF | CONN EDGECARD 130PS .100 DIP SLD |
相关代理商/技术参数 |
参数描述 |
|---|---|
| APA300-PQ208M | 制造商:Microsemi Corporation 功能描述:FPGA ProASICPLUS Family 300K Gates 180MHz 0.22um Technology 2.5V 208-Pin PQFP 制造商:Microsemi Corporation 功能描述:FPGA PROASICPLUS 300K GATES 180MHZ 0.22UM 2.5V 208PQFP - Trays |
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