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参数资料
| 型号： | ARD00354 |
| 厂商： | Microchip Technology |
| 文件页数： | 50/50页 |
| 文件大小： | 0K |
| 描述： | BOARD REF DESIGN MCP6N11/MCP6V2X |
| 标准包装： | 1 |
| 每 IC 通道数： | 1 - 单 |
| 放大器类型： | 仪表 |
| 输出类型： | 满摆幅 |
| 电流 - 输出 / 通道： | 30mA |
| 工作温度： | -40°C ~ 125°C |
| 电流供应（主 IC）： | 800µA |
| 板类型： | 完全填充 |
| 已供物品： | 板，线缆 |
| 已用 IC / 零件： | MCP6N11，MCP6001，MCP6V26，MCP6V27，PIC18F2553 |
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2011 Microchip Technology Inc.
DS25073A-page 9
MCP6N11
1.4
DC Test Circuits
1.4.1
INPUT OFFSET TEST CIRCUIT
Figure 1-6 is used for testing the INA’s input offset
errors and input voltage range (VE, VIVL and VIVH; see
to equal VCNT; U1 can be set to any bias point.
FIGURE 1-6:
Test Circuit for Common
Mode (Input Offset).
When MCP6N11 is in its normal range of operation, the
DC output voltages are (where VE is the sum of input
offset errors and gE is the gain error):
EQUATION 1-1:
for different GMIN options.
1.4.2
DIFFERENTIAL GAIN TEST CIRCUIT
Figure 1-7 is used for testing the INA’s differential gain
error, non-linearity and input voltage range (gE, INLDM,
accurate gain error measurements.
FIGURE 1-7:
Test Circuit for Differential
Mode.
The output voltages are (where VE is the sum of input
offset errors and gE is the gain error):
EQUATION 1-2:
To keep VREF, VFG and VOUT within their ranges, set:
EQUATION 1-3:
produce a 10 k
Ω load; VL can usually be left open.
TABLE 1-5:
SELECTING RF AND RG
GMIN
(V/V)
Nom.
RF
(
Ω)
Nom.
RG
(
Ω)
Nom.
GDM
(V/V)
Nom.
GDMVOS
(±V)
Max.
BW
(kHz)
Nom.
1
100k
499
201.4
0.60
2.5
2
0.40
5.0
5
100k
100
1001
0.85
2.5
10
0.50
5.0
100
0.35
35
RL
VCM
100 nF
VDD
2.2 F
VREF
VL
12.7 k
Ω
VM
100 nF
CCNT
U1
MCP6N11
U2
MCP6H01
VCNT
63.4 k
Ω
RG
RF
RCNT
63.4 k
Ω
VOUT
10 nF
1k
Ω
1k
Ω
G
DM
1R
F RG
+
=
V
OUT
V
CNT
=
V
M
V
REF
G
DM 1gE
+
()V
E
+
=
TABLE 1-6:
SELECTING RF AND RG
GMIN
(V/V)
Nom.
RF
(
Ω)
Nom.
RG
(
Ω)
Nom.
GDM
(V/V)
Nom.
10
Open
1.000
2
4.99k
2.000
5
8.06k
2.00k
5.030
10
9.09k
1.00k
10.09
100
10.0k
100
101.0
RL
6.34 k
Ω
1k
Ω
1k
Ω
VCM +VDM/2
+
100 nF
VOUT
RF
RG
VM
–
100 nF
VDD
2.2 F
6.34 k
Ω
VREF
VFG
VL
VCM –VDM/2
0.01%
U1
MCP6N11
G
DM
1R
F RG
+
=
V
M
V
OUT
V
REF
–
=
V
OUT
V
REF
G
DM 1gE
+
() V
DM
V
E
+
()
+
=
G
DM 1gE
+
() V
DM
V
E
+
()
=
V
REF
V
DD
G
DMVDM
–
() 2
=
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