参数资料
| 型号： | AT89C52-24PC |
| 厂商： | Atmel |
| 文件页数： | 14/24页 |
| 文件大小： | 0K |
| 描述： | IC MICRO CTRL 24MHZ 40DIP |
| 标准包装： | 9 |
| 系列： | 89C |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 24MHz |
| 连通性： | SIO，UART/USART |
| 输入/输出数： | 32 |
| 程序存储器容量： | 8KB（8K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 256 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 4 V ~ 6 V |
| 振荡器型： | 内部 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 40-DIP（0.600"，15.24mm） |
| 包装： | 管件 |
AT89C52
21
.
Shift Register Mode Timing Waveforms
AC Testing Input/Output Waveforms(1)
Note:
1. AC Inputs during testing are driven at V
CC - 0.5V
for a logic 1 and 0.45V for a logic 0. Timing measure-
ments are made at VIH min. for a logic 1 and VIL max.
for a logic 0.
Float Waveforms(1)
Note:
1. For timing purposes, a port pin is no longer floating
when a 100 mV change from load voltage occurs. A
port pin begins to float when a 100 mV change from
the loaded VOH/VOL level occurs.
Serial Port Timing: Shift Register Mode Test Conditions
The values in this table are valid for V
CC = 5.0V ± 20% and Load Capacitance = 80 pF.
Symbol
Parameter
12 MHz Osc
Variable Oscillator
Units
Min
Max
Min
Max
t
XLXL
Serial Port Clock Cycle Time
1.0
12t
CLCL
s
t
QVXH
Output Data Setup to Clock Rising Edge
700
10t
CLCL-133
ns
tXHQX
Output Data Hold After Clock Rising Edge
50
2tCLCL-117
ns
t
XHDX
Input Data Hold After Clock Rising Edge
0
ns
t
XHDV
Clock Rising Edge to Input Data Valid
700
10t
CLCL-133
ns
t
XHDV
t
QVXH
t
XLXL
t
XHDX
t
XHQX
ALE
INPUT DATA
CLEAR RI
OUTPUT DATA
WRITE TO SBUF
INSTRUCTION
CLOCK
0
1
2
3
4
5
6
7
SET TI
SET RI
8
VALID
0.45V
TEST POINTS
V
- 0.5V
CC
0.2 V
+ 0.9V
CC
0.2 V
- 0.1V
CC
V
LOAD
+ 0.1V
Timing Reference
Points
V
LOAD
- 0.1V
LOAD
V
OL
+ 0.1V
V
OL
- 0.1V
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PDF描述 |
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