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参数资料
| 型号： | ATMEGA6450-16AU |
| 厂商： | Atmel |
| 文件页数： | 74/85页 |
| 文件大小： | 0K |
| 描述： | IC AVR MCU FLASH 64K 100TQFP |
| 产品培训模块： | MCU Product Line Introduction megaAVR Introduction |
| 标准包装： | 90 |
| 系列： | AVR® ATmega |
| 核心处理器： | AVR |
| 芯体尺寸： | 8-位 |
| 速度： | 16MHz |
| 连通性： | SPI，UART/USART，USI |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 68 |
| 程序存储器容量： | 64KB（32K x 16） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 2K x 8 |
| RAM 容量： | 4K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 数据转换器： | A/D 8x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-TQFP |
| 包装： | 托盘 |
| 产品目录页面： | 614 (CN2011-ZH PDF) |
| 配用： | ATSTK600-RC18-ND - STK600 ROUTING CARD AVR ATSTK600-TQFP100-ND - STK600 SOCKET/ADAPTER 100-TQFP ATAVRISP2-ND - PROGRAMMER AVR IN SYSTEM ATSTK504-ND - STARTER KIT AVR EXP MOD 100P LCD |
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48
2570N–AVR–05/11
ATmega325/3250/645/6450
To make use of the Reset Flags to identify a reset condition, the user should read and then
Reset the MCUSR as early as possible in the program. If the register is cleared before another
reset occurs, the source of the reset can be found by examining the Reset Flags.
11.10.2
WDTCR – Watchdog Timer Control Register
Bits 7:5 – Reserved Bits
These bits are reserved bits in the Atmel ATmega325/3250/645/6450 and will always read as
zero.
Bit 4 – WDCE: Watchdog Change Enable
This bit must be set when the WDE bit is written to logic zero. Otherwise, the Watchdog will not
be disabled. Once written to one, hardware will clear this bit after four clock cycles. Refer to the
description of the WDE bit for a Watchdog disable procedure. This bit must also be set when
changing the prescaler bits. See “Timed Sequences for Changing the Configuration of the
Bit 3 – WDE: Watchdog Enable
When the WDE is written to logic one, the Watchdog Timer is enabled, and if the WDE is written
to logic zero, the Watchdog Timer function is disabled. WDE can only be cleared if the WDCE bit
has logic level one. To disable an enabled Watchdog Timer, the following procedure must be
followed:
1.
In the same operation, write a logic one to WDCE and WDE. A logic one must be written
to WDE even though it is set to one before the disable operation starts.
2.
Within the next four clock cycles, write a logic 0 to WDE. This disables the Watchdog.
In safety level 2, it is not possible to disable the Watchdog Timer, even with the algorithm
described above. See “Timed Sequences for Changing the Configuration of the Watchdog
Bits 2:0 – WDP2, WDP1, WDP0: Watchdog Timer Prescaler 2, 1, and 0
The WDP2, WDP1, and WDP0 bits determine the Watchdog Timer prescaling when the Watch-
dog Timer is enabled. The different prescaling values and their corresponding Time-out Periods
are shown in Table 11-2 on page 46.
Bit
765
4321
0
–
WDCE
WDE
WDP2
WDP1
WDP0
WDTCR
Read/Write
R
R/W
Initial Value
000
0000
0
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PDF描述 |
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| ATMEGA6450A-AUR | 功能描述:8位微控制器 -MCU AVR 64KB FLSH 2KB EE 4KB SRAM-20MHz, IND RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT |
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