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参数资料
| 型号： | BR24L01AFVJ-WE2 |
| 厂商： | Rohm Semiconductor |
| 文件页数： | 23/41页 |
| 文件大小： | 0K |
| 描述： | IC EEPROM SER 1KBIT I2C 8TSSOP |
| 标准包装： | 2,500 |
| 格式 - 存储器： | EEPROMs - 串行 |
| 存储器类型： | EEPROM |
| 存储容量： | 1K (128 x 8) |
| 速度： | 400kHz |
| 接口： | I²C，2 线串口 |
| 电源电压： | 1.8 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 8-TSSOP，8-MSOP（0.118"，3.00mm 宽） |
| 供应商设备封装： | 8-TSSOP-BJ |
| 包装： | 带卷 (TR) |
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BR24L □□ -W Series,BR24S □□□ -W Series
● Sync data input/output timing
Technical Note
SCL
tR
tF
tHIGH
SCL
tHD:STA
tSU:DAT
tLOW
tHD:DAT
tSU:STA
tHD:STA
tSU:STO
SDA
(入力)
(Input)
SDA
tBUF
tPD
tDH
(Output)
SDA
(出力)
○ Input read at the rise edge of SCL
○ Data output in sync with the fall of SCL
Fig.1-(a) Sync data input / output timing
SCL
SCL
DATA(1)
START BIT
Fig.1-(b) Start - stop bit timing
DATA(n)
STOP BIT
SDA D0
WRITE DATA(n)
ACK
t WR
SDA
D1
D0
ACK
ACK
STOP
START
ｔ WR
CONDITION
CONDITION
WP
tSU ： WP
スト プコンディ
Stop ッ condition ション
ｔ HD ： WP
SCL
Fig.1-(c) Write cycle timing
Fig.1-(d) WP timing at write execution
DATA(1)
DATA(n)
SDA
D1
D0
ACK
ACK
tHIGH:WP
tWR
WP
At write execution, in the area from the D0 taken clock rise of the first
DATA(1), to tWR, set WP= 'LOW'.
By setting WP "HIGH" in the area, write can be cancelled.
When it is set WP = 'HIGH' during tWR, write is forcibly ended, and data
of address under access is not guaranteed, therefore write it once again.
Fig.1-(e) WP timing at write cancel
● Block diagram
*2
A0
1
8Kbit ～ 256Kbit
EEPROM array
8
Vcc
*1
10bit
11bi t
12bit
13bit
14bit
15bit
8bit
*2
A1
2
Adddress
decoder
*1
10bit
11bit
12bit
13bit
14bit
Slave - word
address register
Data
register
7
WP
15bit
START
STOP
*2
A2
3
Control circuit
6
SCL
ACK
GND
4
High voltage
generating circuit
Power source
voltage detection
5
SDA
＊
1
10bit: BR24S08-W
＊
2
A0, A1= Don’t use: BR24S08-W
11bit: BR24S16-W
A0, A1, A2= Don’t use: BR24S16-W
12bit: BR24S32-W
13bit: BR24S64-W
14bit: BR24S128-W
15bit: BR24S256-W
Fig.2 Block diagram
www.rohm.com
? 2009 ROHM Co., Ltd. All rights reserved.
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2009.09 - Rev.D
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PDF描述 |
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参数描述 |
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