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参数资料
| 型号： | BU-63825D0-200 |
| 厂商： | DATA DEVICE CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 2 CHANNEL(S), 1M bps, MIL-STD-1553 CONTROLLER, CQIP70 |
| 封装： | CERAMIC, DIP-70 |
| 文件页数： | 25/48页 |
| 文件大小： | 405K |
| 代理商： | BU-63825D0-200 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页当前第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页
31
Data Device Corporation
www.ddc-web.com
BU-63825
C-02/06-0
SELECT
MSB/LSB
MEM/REG
A15-A0
ADDRESS_LAT
SELECT
MSB/LSB
MEM/REG
A15-A0
(1)
(2)
(3)
(4)
(1)
(2)
(3)
(4)
(5)
t1
INTERNAL
VALUES
INPUT
SIGNALS
t2
t4
t5
t3
FIGURE 15. ADDRESS LATCH TIMING
Notes for FIGURE 15 and associated table.
1. Applicable to buffered mode only. ADDRESS, SELECT AND MEM/REG latches are always transparent in the transparent mode of operation.
2. Latches are transparent when ADDR_LAT is high. Internal values do not update when ADDR_LAT is low.
3. MSB/LSB input signal is applicable to 8-bit mode only (16/8 input = logic “0”). MSB/LSB input is a “don’t care” for 16-bit operation.
ns
20
Input hold time following falling edge of ADDR_LAT
t5
ns
10
Input setup time prior to falling edge of ADDR_LAT
t4
ns
10
Propagation delay from external input signals to internal signals valid
t3
ns
10
ADDR_LAT high delay to internal signals valid
t2
ns
20
ADDR_LAT pulse width
t1
UNITS
MAX
TYP
MIN
DESCRIPTION
REF
TABLE FOR FIGURE 15. ADDRESS LATCH TIMING
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PDF描述 |
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参数描述 |
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