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参数资料
| 型号： | BX80524R300128 |
| 厂商： | INTEL CORP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, XMA |
| 封装： | SINGLE EDGE PROCESSOR PACKAGE |
| 文件页数： | 72/130页 |
| 文件大小： | 2654K |
| 代理商： | BX80524R300128 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页当前第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页
46
Datasheet
Intel Celeron Processor up to 1.10 GHz
NOTES:
1. Unless otherwise noted, all specifications in this table apply to all Celeron processor frequencies.
2. For the S.E.P. and PPGA packages: All AC timings for the TAP signals are referenced to the TCK rising edge
at 1.25 V at the processor core pins. All TAP signal timings (TMS, TDI, etc.) are referenced at 1.25 V at the
processor core pins.
For the FC-PGA/FC-PGA2 packages: All AC timings for the TAP signals are referenced to the TCK rising
edge at 0.75 V at the processor pins. All TAP signal timings (TMS, TDI, etc.) are referenced at 0.75 V at the
processor pins.
3. These specifications are tested during manufacturing, unless otherwise noted.
4. 1 ns can be added to the maximum TCK rise and fall times for every 1 MHz below 16.667 MHz.
5. Referenced to TCK rising edge.
6. Referenced to TCK falling edge.
7. For the S.E.P. and PPGA packages: Valid delay timing for this signal is specified to 2.5 V +5%.
For the FC-PGA/FC-PGA2 packages: Valid delay timing for this signal is specified to 1.5 V +3%.
8. Non-Test Outputs and Inputs are the normal output or input signals (besides TCK, TRST#, TDI, TDO, and
TMS). These timings correspond to the response of these signals due to TAP operations.
9. During Debug Port operation, use the normal specified timings rather than the TAP signal timings.
10.Not 100% tested. Specified by design characterization.
Table 26. System Bus AC Specifications (TAP Connection) at the Processor Core Pins
(for Both S.E.P. and PPGA Packages)
T# Parameter
Min
Max
Unit
Figure
Notes
T30: TCK Frequency
16.667
MHz
T31: TCK Period
60.0
ns
T32: TCK High Time
25.0
ns
@1.7 V; 10
T33: TCK Low Time
25.0
ns
@0.7 V; 10
T34: TCK Rise Time
5.0
ns
(0.7 V–1.7 V); 4, 10
T35: TCK Fall Time
5.0
ns
(1.7 V–0.7 V); 4, 10
T36: TRST# Pulse Width
40.0
ns
Asynchronous; 10
T37: TDI, TMS Setup Time
5.0
ns
5
T38: TDI, TMS Hold Time
14.0
ns
5
T39: TDO Valid Delay
1.0
10.0
ns
6, 7
T40: TDO Float Delay
25.0
ns
6, 7, 10
T41: All Non-Test Outputs Valid Delay
2.0
25.0
ns
6, 8, 9
T42: All Non-Test Inputs Setup Time
25.0
ns
6, 8, 9, 10
T43: All Non-Test Inputs Setup Time
5.0
ns
5, 8, 9
T44: All Non-Test Inputs Hold Time
13.0
ns
5, 8, 9
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