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参数资料
| 型号： | C8051F350-TB |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 21/234页 |
| 文件大小： | 0K |
| 描述： | PROTOTYPINGBOARDWITH C8051F350 |
| 标准包装： | 1 |
| 类型： | MCU |
| 适用于相关产品： | C8051F350 |
| 所含物品： | 板 |
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Rev. 1.1
117
C8051F350/1/2/3
14.2. Power-Fail Reset / VDD Monitor
When a power-down transition or power irregularity causes VDD to drop below VRST, the power supply
monitor will drive the /RST pin low and hold the CIP-51 in a reset state (see Figure 14.2). When VDD
returns to a level above VRST, the CIP-51 will be released from the reset state. Note that even though inter-
nal data memory contents are not altered by the power-fail reset, it is impossible to determine if VDD
dropped below the level required for data retention. If the PORSF flag reads ‘1’, the data may no longer be
valid. The VDD monitor is enabled and selected as a reset source after power-on resets; however its
defined state (enabled/disabled) is not altered by any other reset source. For example, if the VDD monitor
is disabled by software, and a software reset is performed, the VDD monitor will still be disabled after the
reset. To protect the integrity of Flash contents, it is strongly recommended that the VDD monitor
remain enabled and selected as a reset source if software contains routines which erase or write
Flash memory.
The VDD monitor must be enabled before it is selected as a reset source. Selecting the VDD monitor as a
reset source before it is enabled and stabilized may cause a system reset. The procedure for re-enabling
the VDD monitor and configuring the VDD monitor as a reset source is shown below:
Step 1. Enable the VDD monitor (VDMEN bit in VDM0CN = ‘1’).
Note: This delay should be omitted if software contains routines which erase or
write Flash memory.
Step 3. Select the VDD monitor as a reset source (PORSF bit in RSTSRC = ‘1’).
See Figure 14.2 for VDD monitor timing; note that the reset delay is not incurred after a VDD monitor reset.
SFR Definition 14.1. VDM0CN: VDD Monitor Control
Bit7:
VDMEN: VDD Monitor Enable.
This bit is turns the VDD monitor circuit on/off. The VDD Monitor cannot generate system
resets until it is also selected as a reset source in register RSTSRC (SFR Definition 14.2).
The VDD Monitor must be allowed to stabilize before it is selected as a reset source. Select-
ing the VDD monitor as a reset source before it has stabilized may generate a system
0: VDD Monitor Disabled.
1: VDD Monitor Enabled (default).
Bit6:
VDD STAT: VDD Status.
This bit indicates the current power supply status (VDD Monitor output).
0: VDD is at or below the VDD monitor threshold.
1: VDD is above the VDD monitor threshold.
Bits5–0: Reserved. Read = Variable. Write = don’t care.
R/W
R
Reset Value
VDMEN
VDDSTAT Reserved Reserved Reserved Reserved Reserved Reserved
Variable
Bit7
Bit6
Bit5
Bit4
Bit3
Bit2
Bit1
Bit0
SFR Address:
0xFF
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PDF描述 |
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参数描述 |
|---|---|
| C8051F350-TB-K | 功能描述:PROTOTYPINGBOARDWITH C8051F350 制造商:silicon labs 系列:- 零件状态:在售 板类型:评估平台 类型:MCU 8-位 核心处理器:8051 操作系统:- 平台:- 配套使用产品/相关产品:C8051F35x 安装类型:固定 内容:板 标准包装:1 |
| C8051F351 | 功能描述:8位微控制器 -MCU 24-bit ADC RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT |
| C8051F351GM | 制造商:Silicon Laboratories Inc 功能描述: |
| C8051F351-GM | 功能描述:8位微控制器 -MCU 24-bit ADC RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT |
| C8051F351-GMR | 功能描述:8位微控制器 -MCU 24-bit ADC RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT |
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