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参数资料
| 型号： | C8051F362-GM |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 54/288页 |
| 文件大小： | 0K |
| 描述： | IC 8051 MCU 32K FLASH 28QFN |
| 产品培训模块： | Serial Communication Overview |
| 标准包装： | 73 |
| 系列： | C8051F36x |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 100MHz |
| 连通性： | SMBus（2 线/I²C），SPI，UART/USART |
| 外围设备： | POR，PWM，温度传感器，WDT |
| 输入/输出数： | 25 |
| 程序存储器容量： | 32KB（32K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 1K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 数据转换器： | A/D 17x10b; D/A 1x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 28-VFQFN 裸露焊盘 |
| 包装： | 管件 |
| 配用： | 336-1410-ND - KIT DEV FOR C8051F360 FAMILY |
| 其它名称： | 336-1409-5 |
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Rev. 1.0
147
C8051F360/1/2/3/4/5/6/7/8/9
Certain types of instruction data or certain blocks of code can also be excluded from caching. The destina-
tions of RETI instructions are, by default, excluded from caching. To enable caching of RETI destinations,
the CHRETI bit (CCH0CN.3) can be set to ‘1’. It is generally not beneficial to cache RETI destinations
unless the same instruction is likely to be interrupted repeatedly (such as a code loop that is waiting for an
interrupt to happen). Instructions that are part of an interrupt service routine (ISR) can also be excluded
from caching. By default, ISR instructions are cached, but this can be disabled by clearing the CHISR bit
(CCH0CN.2) to ‘0’. The other information that can be explicitly excluded from caching are the data
returned by MOVC instructions. Clearing the CHMOV bit (CCH0CN.1) to ‘0’ will disable caching of MOVC
data. If MOVC caching is allowed, it can be restricted to only use slot 0 for the MOVC information (exclud-
ing cache push operations). The CHFIXM bit (CCH0TN.2) controls this behavior.
Further cache control can be implemented by disabling all cache writes. Cache writes can be disabled by
clearing the CHWREN bit (CCH0CN.7) to ‘0’. Although normal cache writes (such as those after a cache
miss) are disabled, data can still be written to the cache with a cache push operation. Disabling cache
writes can be used to prevent a non-critical section of code from changing the cache contents. Note that
regardless of the value of CHWREN, a Flash write or erase operation automatically removes the affected
bytes from the cache. Cache reads and the prefetch engine can also be individually disabled. Disabling
cache reads forces all instructions data to execute from Flash memory or from the prefetch engine. To dis-
able cache reads, the CHRDEN bit (CCH0CN.6) can be cleared to ‘0’. Note that when cache reads are dis-
abled, cache writes will still occur (if CHWREN is set to ‘1’). Disabling the prefetch engine is accomplished
using the CHPFEN bit (CCH0CN.5). When this bit is cleared to ‘0’, the prefetch engine will be disabled. If
both CHPFEN and CHRDEN are ‘0’, code will execute at a fixed rate, as instructions become available
from the Flash memory.
Cache locations can also be pre-loaded and locked with time-critical branch destinations. For example, in
a system with an ISR that must respond as fast as possible, the entry point for the ISR can be locked into
a cache location to minimize the response latency of the ISR. Up to 30 locations can be locked into the
cache at one time. Instructions are locked into cache by enabling cache push operations with the CHPUSH
bit (CCH0LC.7). When CHPUSH is set to ‘1’, a MOVC instruction will cause the four-byte segment contain-
ing the data byte to be written to the cache slot location indicated by CHSLOT (CCH0LC.4-0). CHSLOT is
them decremented to point to the next lockable cache location. This process is called a cache push opera-
tion. Cache locations that are above CHSLOT are “locked”, and cannot be changed by the processor core,
as shown in Figure 14.3. Cache locations can be unlocked by using a cache pop operation. A cache pop is
performed by writing a ‘1’ to the CHPOP bit (CCH0LC.6). When a cache pop is initiated, the value of
CHSLOT is incremented. This unlocks the most recently locked cache location, but does not remove the
information from the cache. Note that a cache pop should not be initiated if CHSLOT is equal to 11110b.
Doing so may have an adverse effect on cache performance. Important: Although locking cache loca-
tion 1 is not explicitly disabled by hardware, the entire cache will be unlocked when CHSLOT is
equal to 00000b. Therefore, cache locations 1 and 0 must remain unlocked at all times.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| C8051F362-GM2 | 制造商:SILABS 制造商全称:SILABS 功能描述:Mixed Signal ISP Flash MCU Family |
| C8051F362-GMR | 功能描述:8位微控制器 -MCU 32KB 100MIPS 10ADC 10DAC 28Pin MCU RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT |
| C8051F363 | 制造商:SILABS 制造商全称:SILABS 功能描述:Mixed Signal ISP Flash MCU Family |
| C8051F363-C-GQ | 功能描述:8051 C8051F36x Microcontroller IC 8-Bit 100MHz 32KB (32K x 8) FLASH 48-TQFP (7x7) 制造商:silicon labs 系列:C8051F36x 包装:托盘 零件状态:Not For New Designs 核心处理器:8051 核心尺寸:8-位 速度:100MHz 连接性:EBI/EMI，SMBus（2 线/I2C），SPI，UART/USART 外设:POR，PWM，WDT I/O 数:39 程序存储容量:32KB（32K x 8） 程序存储器类型:闪存 EEPROM 容量:- RAM 容量:1K x 8 电压 - 电源（Vcc/Vdd）:3 V ~ 3.6 V 数据转换器:- 振荡器类型:内部 工作温度:-40°C ~ 85°C（TA） 封装/外壳:48-TQFP 供应商器件封装:48-TQFP（7x7） 标准包装:250 |
| C8051F363-C-GQR | 功能描述:8051 C8051F36x Microcontroller IC 8-Bit 100MHz 32KB (32K x 8) FLASH 48-TQFP (7x7) 制造商:silicon labs 系列:C8051F36x 包装:带卷（TR） 零件状态:Not For New Designs 核心处理器:8051 核心尺寸:8-位 速度:100MHz 连接性:EBI/EMI，SMBus（2 线/I2C），SPI，UART/USART 外设:POR，PWM，WDT I/O 数:39 程序存储容量:32KB（32K x 8） 程序存储器类型:闪存 EEPROM 容量:- RAM 容量:1K x 8 电压 - 电源（Vcc/Vdd）:3 V ~ 3.6 V 数据转换器:- 振荡器类型:内部 工作温度:-40°C ~ 85°C（TA） 封装/外壳:48-TQFP 供应商器件封装:48-TQFP（7x7） 标准包装:500 |
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