参数资料
| 型号： | C8051T631-GM |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 192/220页 |
| 文件大小： | 0K |
| 描述： | IC MCU 8KB 20PIN QFN |
| 产品培训模块： | Serial Communication Overview |
| 标准包装： | 91 |
| 系列： | C8051T63x |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 25MHz |
| 连通性： | SMBus（2 线/I²C），SPI，UART/USART |
| 外围设备： | POR，PWM，WDT |
| 输入/输出数： | 17 |
| 程序存储器容量： | 8KB（8K x 8） |
| 程序存储器类型： | OTP |
| RAM 容量： | 768 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.8 V ~ 3.6 V |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 20-VFQFN 裸露焊盘 |
| 包装： | 管件 |
| 配用： | 336-1464-ND - KIT DEV FOR C8051T630 FAMILY |
| 其它名称： | 336-1459-5 |
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Rev. 1.0
73
C8051T630/1/2/3/4/5
13.1. Program Memory
The CIP-51 core has a 64 kB program memory space. The C8051T630/1 implements 8192 bytes of this
program memory space as in-system, Byte-Programmable EPROM, organized in a contiguous block from
addresses 0x0000 to 0x1FFF. Note that 512 bytes (0x1E00 – 0x1FFF) of this memory are reserved for fac-
tory use and are not available for user program storage. The C8051T632/3 implements 4096 bytes of
EPROM program memory space; the C8051T634/5 implements 2048 bytes of EPROM program memory
space. C2 Register Definition 13.2 shows the program memory maps for C8051T630/1/2/3/4/5 devices.
Figure 13.2. Program Memory Map
Program memory is read-only from within firmware. Individual program memory bytes can be read using
the MOVC instruction. This facilitates the use of EPROM space for constant storage.
13.2. Data Memory
The C8051T630/1/2/3/4/5 device family includes 768 bytes of RAM data memory. 256 bytes of this mem-
ory is mapped into the internal RAM space of the 8051. 512 bytes of this memory is on-chip “external”
memory. The data memory map is shown in Figure 13.1 for reference.
13.2.1. Internal RAM
There are 256 bytes of internal RAM mapped into the data memory space from 0x00 through 0xFF. The
lower 128 bytes of data memory are used for general purpose registers and scratch pad memory. Either
direct or indirect addressing may be used to access the lower 128 bytes of data memory. Locations 0x00
through 0x1F are addressable as four banks of general purpose registers, each bank consisting of eight
byte-wide registers. The next 16 bytes, locations 0x20 through 0x2F, may either be addressed as bytes or
as 128 bit locations accessible with the direct addressing mode.
The upper 128 bytes of data memory are accessible only by indirect addressing. This region occupies the
same address space as the Special Function Registers (SFR) but is physically separate from the SFR
space. The addressing mode used by an instruction when accessing locations above 0x7F determines
whether the CPU accesses the upper 128 bytes of data memory space or the SFRs. Instructions that use
direct addressing will access the SFR space. Instructions using indirect addressing above 0x7F access the
upper 128 bytes of data memory. Figure 13.1 illustrates the data memory organization of the
C8051T630/1/2/3/4/5.
C8051T630/1
0x0000
Reserved
0x1DFF
7680 Bytes
EPROM Memory
0x1E00
0x0000
0x1000
Reserved
0x0FFF
4096 Bytes
EPROM Memory
0x1FFE
C8051T632/3
C8051T634/5
0x1FFF
Security Byte
0x1FFE
0x1FFF
Security Byte
0x0000
0x0800
Reserved
0x07FF
2048 Bytes
EPROM Memory
0x1FFE
0x1FFF
Security Byte
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