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参数资料
型号： C9815DY
英文描述： Up to 5A ULDO linear regulator
中文描述： CPU系统时钟发生器| SSOP封装| 56PIN |塑料
文件页数： 12/19页
文件大小： 328K
代理商： C9815DY
Low EMI Clock Generator for Intel
133MHz/2DIMM Chipset Systems
Cypress Semiconductor Corporation
525 Los Coches St.
Milpitas, CA 95035. Tel: 408-263-6300, Fax: 408-263-6571
http://www.cypress.com
Document#: 38-07054 Rev. **
05/03/2001
Page 12 of 19
APPROVED PRODUCT
C9815
AC Parameters
133 MHz Host
Min
7.5
1.87
1.67
0.4
-
-
7.5
1.87
1.67
0.4
-
-
30.0
12.0
12.0
0.4
-
15.0
5.25
5.05
0.5
-
-
30.0
12.0
12.0
0.5
-
-
20.8299
100 MHz Host
Min
10.0
3.0
2.8
0.4
-
-
10.0
3.0
2.8
0.4
-
-
30.0
12.0
12.0
0.4
-
15.0
5.25
5.05
0.5
-
-
30.0
12.0
12.0
0.5
-
-
20.8299
66 MHz Host
Min
14.75
5.2
5.0
0.4
-
-
10.0
3.0
2.8
0.4
-
-
30.0
12.0
12.0
0.4
-
15.0
5.25
5.05
0.5
-
-
30.0
12.0
12.0
0.5
-
-
20.829
Symbol
Parameter
Max
8.0
-
-
1.6
175
250
8.0
-
-
1.6
250
250
-
-
-
1.6
500
16.0
-
-
2.0
175
500
-
-
-
2.0
500
500
20.8333
Max
10.5
-
-
1.6
175
250
10.5
-
-
1.6
250
250
-
-
N/S
1.6
500
16.0
-
-
2.0
175
500
-
-
-
2.0
500
500
20.8333
Max
15.25
-
-
1.6
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10.5
-
-
1.6
250
250
-
-
-
1.6
500
16.0
-
-
2.0
175
500
-
-
-
2.0
500
500
20.833
Units
TPeriod
THIGH
TLOW
Tr / Tf
TSKEW
TCCJ
TPeriod
THIGH
TLOW
Tr / Tf
TSKEW
TCCJ
TPeriod
THIGH
TLOW
Tr / Tf
TCCJ
TPeriod
THIGH
TLOW
Tr / Tf
TSKEW
TCCJ
TPeriod
THIGH
TLOW
Tr / Tf
TSKEW
TCCJ
TPeriod
CPU(0:2) period
5,8
CPU(0:2) high time
10
CPU(0:2) low time
11
CPU(0:2) rise and fall times
7
CPU0 to CPU Skew
6,9
CPU(0:2) Cycle to Cycle Jitter
6,9
SDRAM(0:7) and DCLK period
5,6
SDRAM(0:7) and DCLK high time
10
SDRAM(0:7) and DCLK low time
11
SDRAM(0:7) and DCLK rise and fall times
7
SDRAM(0:7) and DCLK Skew
6,9
SDRAM(0:7), DCLK Cycle to Cycle Jitter
6,9
IOAPIC(0:1) period
5,6
IOAPIC(0:1) high time
10
IOAPIC(0:1) low time
11
IOAPIC(0:1) rise and fall times
7
IOAPIC(0:1) Cycle to Cycle Jitter
6,9
3V66-(0:2) period
5,6
3V66-(0:2) high time
10
3V66-(0:2) low time
11
3V66-(0:2) rise and fall times
7
(Any 3V66) to (any 3V66) Skew
6,9
3V66-(0:2) Cycle to Cycle Jitter
6,9
PCI(0:6) period
5,6
PCI(0:6) period
10
PCI(0:6) low time
11
PCI(0:6) rise and fall times
7
(Any PCI) to (Any PCI) Skew
6,9
PCI(0:6) Cycle to Cycle Jitter
6,9
DOT & USB period (conforms to +167ppm
max)
5,6
DOT & USB rise and fall times
7
DOT & USB Cycle to Cycle Jitter
6,9
nS
nS
nS
nS
pS
pS
nS
nS
nS
nS
pS
pS
nS
nS
nS
nS
pS
nS
nS
nS
nS
pS
pS
nS
nS
nS
nS
pS
pS
nS
Tr / Tf
TCCJ
1.0
-
4.0
500
1.0
-
4.0
500
1.0
-
4.0
500
nS
pS
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