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参数资料
| 型号： | CORE1553BRT-RM |
| 厂商： | Microsemi SoC |
| 文件页数： | 47/74页 |
| 文件大小： | 0K |
| 描述： | IP MODULE CORE1553 REMOTE TERM |
| 标准包装： | 1 |
| 系列： | * |
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Core1553BRT v4.0 Handbook
Verilog Testbench
Microsemi provides an example Verilog testbench that you can use as the starting point for design
verification of the core within your design. A block diagram of the testbench is shown in Figure 6-3 .
RT System
RT System
RT System
RT System
Backend
CW
Legality
Backend
CW
Legality
Backend
CW
Legality
Backend
CW
Legality
Core1553B
RT 0
Core1553B
RT 1
Core1553B
RT 2
Core1553B
RT 3
TCV
TCV
TCV
TCV
TCV
TCV
TCV
TCV
1553B Busses
Bus Control
(encoder and decoder)
Bus Control
(encoder and decoder)
Bus
Monitor
Bus
Monitor
User Control Circuit
Figure 6-3 ? Verilog Testbench
The testbench creates an RT System (QRTSYSTEM) by adding the backend interface and the command
legality interface to the core. The top level (QTBENCH) includes four of these cores. All the cores in this
case are identical. Table 6-8 on page 48 lists the source code modules.
Revision 3
47
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PDF描述 |
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相关代理商/技术参数 |
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