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参数资料
| 型号： | CRD5463PM |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 26/46页 |
| 文件大小： | 0K |
| 描述： | REFERENCE DESIGN FOR POWER METER |
| 标准包装： | 1 |
| 主要目的： | 电源管理，电度表/功率表 |
| 嵌入式： | 是，MCU，8 位 |
| 已用 IC / 零件： | CS5463 |
| 主要属性： | 单相功率表 |
| 次要属性： | 90 ~ 260 VAC |
| 已供物品： | 模块，适配器，线缆，电源线 |
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CS5463
6. REGISTER DESCRIPTION
1.
2.
“Default” = bit status after power-on or reset
Any bit not labeled is Reserved. A zero should always be used when writing to one of these bits.
6.1 Page 0 Registers
6.1.1 Configuration Register ( Config )
Address: 0
23
PC6
15
EWA
7
-
22
PC5
14
-
6
-
21
PC4
13
-
5
-
20
PC3
12
IMODE
4
iCPU
19
PC2
11
IINV
3
K3
18
PC1
10
-
2
K2
17
PC0
9
-
1
K1
16
Igain
8
-
0
K0
Default = 0x000001
26
PC[6:0]
I gain
EWA
IMODE, IINV
iCPU
K[3:0]
Phase compensation. A 2’s complement number which sets a delay in the voltage channel rel-
ative to the current channel. Default setting is 0000000 = 0.0215 degree phase delay at 60 Hz
(when MCLK = 4.096 MHz). See Section 7.2 Phase Compensation on page 39 for more infor-
mation.
Sets the gain of the current PGA.
0 = Gain is 10 (default)
1 = Gain is 50
Allows the E1 and E2 pins to be configured as open-collector output pins.
0 = Normal outputs (default)
1 = Only the pull-down device of the E1 and E2 pins are active
Interrupt configuration bits. Select the desired pin behavior for indication of an interrupt.
00 = Active-low level (default)
01 = Active-high level
10 = High-to-low pulse
11 = Low-to-high pulse
Inverts the CPUCLK clock. In order to reduce the level of noise present when analog signals
are sampled, the logic driven by CPUCLK should not be active during the sample edge.
0 = Normal operation (default)
1 = Minimize noise when CPUCLK is driving rising edge logic
Clock divider. A 4-bit binary number used to divide the value of MCLK to generate the internal
clock DCLK. The internal clock frequency is DCLK = MCLK/K. The value of K can range be-
tween 1 and 16. Note that a value of “0000” will set K to 16 (not zero). K = 1 at reset.
DS678F3
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