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参数资料
| 型号： | CS4216-KL |
| 厂商： | CIRRUS LOGIC INC |
| 元件分类： | 消费家电 |
| 英文描述： | IC EEPROM SRL 256-8BIT 8DIP |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQCC44 |
| 封装： | PLASTIC, LCC-44 |
| 文件页数： | 4/58页 |
| 文件大小： | 799K |
| 代理商： | CS4216-KL |
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SWITCHING CHARACTERISTICS
(T
A
= 25
°
C; VA, VD = +5V, outputs loaded with 30 pF; Input
Levels: Logic 0 = 0V, Logic 1 = VD)
Parameter
Symbol
Min
Typ
Max
Units
Input clock (CLKIN) frequency
SM1:
CLKIN
CLKIN
2.048
1.024
24.576
12.288
25.6
12.8
MHz
MHz
SM2, SM3, SM4:
CLKIN low time
tckl
tckh
Fs
15
-
-
ns
CLKIN high time
15
-
-
ns
Sample Rate
(Note 1)
4
-
50
kHz
DI pins setup time to SCLK edge
(Note 1)
ts2
th2
tpd2
10
-
-
ns
DI pins hold time from SCLK edge
(Note 1)
8
-
-
ns
DO pins delay from SCLK edge
30
-
-
ns
SCLK and SSYNC output delay
from CLKIN rising
Master Mode (Note 1)
tpd3
-
-
50
ns
SCLK period
Master Mode (Note 7)
Slave Mode
Slave Mode
tsckw
-
1/(Fs*bpf)
-
-
-
s
75
ns
SCLK high time
tsckh
tsckl
ts1
th1
tpd1
thz
tnz
30
-
-
ns
SCLK low time
Slave Mode
30
-
-
ns
SDIN, SSYNC setup time to SCLK edge
Slave Mode
15
-
-
ns
SDIN, SSYNC hold time from SCLK edge
Slave Mode
10
-
-
ns
SDOUT delay from SCLK edge
-
-
28
ns
Output to Hi-Z state
bit 64 (Note 1)
-
-
12
ns
Output to non-Hi-Z
bit 1 (Note 1)
15
-
-
ns
RESET pulse width low
500
-
-
ns
CCS low to CCLK rising
SM4 (Note 1)
tcslcc
tdiscc
tccdih
tcclhh
tcclhl
tcclkw
tccdov
tccdot
tcccsh
25
-
-
ns
CDIN setup to CCLK falling
SM4 (Note 1)
15
-
-
ns
CCLK low to CDIN invalid (hold time)
SM4 (Note 1)
10
-
-
ns
CCLK high time
SM4 (Note 1)
25
-
-
ns
CCLK low time
SM4 (Note 1)
25
-
-
ns
CCLK Period
SM4 (Note 1)
75
-
-
ns
CCLK rising to CDOUT data valid
SM4 (Note 1)
-
-
30
ns
CCLK rising to CDOUT Hi-Z
SM4 (Note 1)
-
-
30
ns
CCLK falling to CCS high
SM4 (Note 1)
0
-
-
ns
Notes:
7. When the CS4216 is in master mode (SSYNC and SCLK outputs), the SCLK duty cycle is 50%.
The equation is based on the selected sample frequency (Fs) and the number of bits per frame (bpf).
CS4216
4
DS83F2
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