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参数资料
| 型号： | CS5513-BSZ |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 24/26页 |
| 文件大小： | 0K |
| 描述： | IC ADC 20BIT INTERNAL OSC 8SOIC |
| 标准包装： | 100 |
| 位数： | 20 |
| 采样率（每秒）： | 326 |
| 数据接口： | 串行 |
| 转换器数目： | 1 |
| 功率耗散（最大）： | 2.7mW |
| 电压电源： | 双 ± |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 8-SOIC（0.209"，5.30mm 宽） |
| 供应商设备封装： | 8-SOIC |
| 包装： | 管件 |
| 输入数目和类型： | 1 个差分，双极 |
| 产品目录页面： | 755 (CN2011-ZH PDF) |
| 其它名称： | 598-1707 |
CS5510/11/12/13
DS337F4
7
SWITCHING CHARACTERISTICS - CS5510/12
(TA = 25° C; V+ = 5 V ±5%; V- = 0 V; Input Levels: Logic 0 = 0 V, Logic 1 = V+; CL = 50 pF)
Notes: 20. Device parameters are specified with 32.768 kHz clock; however, clocks up to 130 kHz (CS5510) or
200 kHz (CS5512) can be used for increased throughput. Higher clock rates will result in degraded
21. Specified using 10% and 90% points on waveform of interest. Output loaded with 50 pF.
22. On the CS5510/12, the serial clock input (SCLK) provides the master clock to operate the converter as
well as the serial data clock used to read conversion data. If SCLK is held high (logic 1) for tSLP or longer,
the CS5510/12 enters sleep. To exit from sleep mode, SCLK must be held low (logic 0) for tWAKE or
longer.
Parameter
Symbol
Min
Typ
Max
Unit
Master Clock Timing
Master Clock Frequency (CS5510)
(Note 20)
SCLK
10
32.768
130
kHz
Master Clock Frequency (CS5512)
(Note 20)
SCLK
10
32.768
200
kHz
Master Clock Duty Cycle
40
-
60
%
Rise Times
(Note 21)
CSB
SCLK
SDO
trise
-
50
1.0
10
-
s
ns
Fall Times
(Note 21)
CSB
SCLK
SDO
tfall
-
50
1.0
10
-
s
ns
Serial Port Timing
Serial Clock Frequency (CS5510)
(Note 22)
SCLK
10
32.768
130
kHz
Serial Clock Frequency (CS5512)
(Note 22)
SCLK
10
32.768
200
kHz
SCLK High to Enter Sleep
(Note 22)
tSLP
200
-
2000
s
SCLK Low to Exit Sleep
(Note 22)
tWAKE
10
-
s
Serial Clock
Pulse Width High
Pulse Width Low
t1
t2
2
-
60
s
SDO Read Timing
CS
to Data Valid
t3
--
150
ns
SCLK Falling to New Data Bit
t4
--
150
ns
CS
Rising to SDO Hi-Z
t5
--
150
ns
CS
Falling to SCLK Rising
t11
200
-
ns
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参数描述 |
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