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参数资料
| 型号： | DK-DEV-5M570ZN |
| 厂商： | Altera |
| 文件页数： | 10/30页 |
| 文件大小： | 0K |
| 描述： | KIT DEV MAX V 5M570Z |
| 产品培训模块： | Max V Overview Three Reasons to Use FPGA's in Industrial Designs |
| 特色产品： | Max V CPLD Development Kit |
| 标准包装： | 1 |
| 系列： | MAX® V |
| 类型： | CPLD |
| 适用于相关产品： | 5M570ZF256 |
| 所含物品： | 板，线缆，软件和文档 |
| 相关产品： | 5M570ZF256I5N-ND - IC MAX V CPLD 570 LE 256-FBGA 5M570ZF256C4N-ND - IC MAX V CPLD 570 LE 256-FBGA 544-2721-ND - IC MAX V CPLD 570 LE 256-FBGA |
| 其它名称： | 544-2722 |
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3–10
Chapter 3: DC and Switching Characteristics for MAX V Devices
Power Consumption
Power Consumption
You can use the Altera ? PowerPlay Early Power Estimator and PowerPlay Power
Analyzer to estimate the device power.
in volume 3 of the Quartus II Handbook.
Timing Model and Specifications
MAX V devices timing can be analyzed with the Altera Quartus ? II software, a variety
of industry-standard EDA simulators and timing analyzers, or with the timing model
MAX V devices have predictable internal delays that allow you to determine the
worst-case timing of any design. The software provides timing simulation,
point-to-point delay prediction, and detailed timing analysis for device-wide
performance evaluation.
Figure 3–2. Timing Model for MAX V Devices
Output and Output Enable
Data Delay
t R4
t IODR
Data-I n /LUT Chai n
t IOE
t SU
t H
I/O Input Delay
t IN
User
Flash
Memory
Input Routing
Delay
t DL
Logic Element
LUT Delay
t LUT t COMB
t CO
Register Control
Delay
t C t PRE
t CLR
t C4
Output Routing
Delay
t FASTIO
Output
Delay
t OD
t XZ
t ZX
I/O Pin
I/O Pin
INPUT
t GLOB
F r om Adjace n t LE
Combi n atio n al Path Delay
Global Input Delay
To Adjace n t LE
Regi s te r Delay s
Data-O u t
You can derive the timing characteristics of any signal path from the timing model
and parameters of a particular device. You can calculate external timing parameters,
which represent pin-to-pin timing delays, as the sum of the internal parameters.
May 2011
Altera Corporation
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