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参数资料
| 型号： | DK-DEV-5M570ZN |
| 厂商： | Altera |
| 文件页数： | 21/30页 |
| 文件大小： | 0K |
| 描述： | KIT DEV MAX V 5M570Z |
| 产品培训模块： | Max V Overview Three Reasons to Use FPGA's in Industrial Designs |
| 特色产品： | Max V CPLD Development Kit |
| 标准包装： | 1 |
| 系列： | MAX® V |
| 类型： | CPLD |
| 适用于相关产品： | 5M570ZF256 |
| 所含物品： | 板，线缆，软件和文档 |
| 相关产品： | 5M570ZF256I5N-ND - IC MAX V CPLD 570 LE 256-FBGA 5M570ZF256C4N-ND - IC MAX V CPLD 570 LE 256-FBGA 544-2721-ND - IC MAX V CPLD 570 LE 256-FBGA |
| 其它名称： | 544-2722 |
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Chapter 3: DC and Switching Characteristics for MAX V Devices
Timing Model and Specifications
3–21
C4
C5, I5
Symbol
Parameter
Condition
Unit
Min
Max
Min
Max
t PD1
t PD2
t SU
t H
t CO
t CH
t CL
t CNT
f CNT
Worst case pin-to-pin delay through one LUT
Best case pin-to-pin delay through one LUT
Global clock setup time
Global clock hold time
Global clock to output delay
Global clock high time
Global clock low time
Minimum global clock period for 16-bit
counter
Maximum global clock frequency for 16-bit
counter
10 pF
10 pF
—
—
10 pF
—
—
—
—
—
—
2.2
0
2.0
253
253
5.4
—
9.5
5.7
—
—
6.7
—
—
—
184.1
—
—
4.4
0
2.0
339
339
8.4
—
17.7
8.5
—
—
8.7
—
—
—
118.3
ns
ns
ns
ns
ns
ps
ps
ns
MHz
(1) The maximum frequency is limited by the I/O standard on the clock input pin. The 16-bit counter critical delay performs faster than this global
clock input pin maximum frequency.
Table 3–29. Global Clock External I/O Timing Parameters for the 5M1270Z Device (Note 1) , (2)
C4
C5, I5
Symbol
Parameter
Condition
Unit
Min
Max
Min
Max
t PD1
t PD2
t SU
t H
t CO
t CH
t CL
t CNT
f CNT
Worst case pin-to-pin delay through one LUT
Best case pin-to-pin delay through one LUT
Global clock setup time
Global clock hold time
Global clock to output delay
Global clock high time
Global clock low time
Minimum global clock period for 16-bit
counter
Maximum global clock frequency for 16-bit
counter
10 pF
10 pF
—
—
10 pF
—
—
—
—
—
—
1.5
0
2.0
216
216
4.0
—
8.1
4.8
—
—
5.9
—
—
—
247.5
—
—
1.9
0
2.0
266
266
5.0
—
10.0
5.9
—
—
7.3
—
—
—
201.1
ns
ns
ns
ns
ns
ps
ps
ns
MHz
(1) The maximum frequency is limited by the I/O standard on the clock input pin. The 16-bit counter critical delay performs faster than this global
clock input pin maximum frequency.
(2) Not applicable to the F324 package of the 5M1270Z device.
May 2011
Altera Corporation
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PDF描述 |
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