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参数资料
型号： DK-DEV-5M570ZN
厂商： Altera
文件页数： 16/30页
文件大小： 0K
描述： KIT DEV MAX V 5M570Z
产品培训模块： Max V Overview
Three Reasons to Use FPGA's in Industrial Designs
特色产品： Max V CPLD Development Kit
标准包装： 1
系列： MAX® V
类型： CPLD
适用于相关产品： 5M570ZF256
所含物品： 板，线缆，软件和文档
相关产品： 5M570ZF256I5N-ND - IC MAX V CPLD 570 LE 256-FBGA
5M570ZF256C4N-ND - IC MAX V CPLD 570 LE 256-FBGA
544-2721-ND - IC MAX V CPLD 570 LE 256-FBGA
其它名称： 544-2722
3–16
1
Chapter 3: DC and Switching Characteristics for MAX V Devices
Timing Model and Specifications
The default slew rate setting for MAX V devices in the Quartus II design software is
“fast”.
Table 3–24. UFM Block Internal Timing Microparameters for MAX V Devices (Part 1 of 2)
5M40Z/ 5M80Z/ 5M160Z/
5M240Z/ 5M570Z
5M1270Z/ 5M2210Z
Symbol
Parameter
C4
C5, I5
C4
C5, I5
Unit
Min
Max
Min
Max
Min
Max
Min
Max
t ACLK
Address register clock
period
100
—
100
—
100
—
100
—
ns
Address register shift
t ASU
signal setup to address
20
—
20
—
20
—
20
—
ns
register clock
Address register shift
t AH
signal hold to address
20
—
20
—
20
—
20
—
ns
register clock
Address register data in
t ADS
setup to address register
20
—
20
—
20
—
20
—
ns
clock
Address register data in
t ADH
hold from address
20
—
20
—
20
—
20
—
ns
register clock
t DCLK
Data register clock period
100
—
100
—
100
—
100
—
ns
Data register shift signal
t DSS
setup to data register
60
—
60
—
60
—
60
—
ns
clock
Data register shift signal
t DSH
hold from data register
20
—
20
—
20
—
20
—
ns
clock
Data register data in
t DDS
setup to data register
20
—
20
—
20
—
20
—
ns
clock
t DDH
t DP
Data register data in hold
from data register clock
Program signal to data
clock hold time
20
0
—
—
20
0
—
—
20
0
—
—
20
0
—
—
ns
ns
Maximum delay between
t PB
program rising edge to
UFM busy signal rising
—
960
—
960
—
960
—
960
ns
edge
Minimum delay allowed
t BP
from UFM busy signal
going low to program
20
—
20
—
20
—
20
—
ns
signal going low
t PPMX
Maximum length of busy
pulse during a program
—
100
—
100
—
100
—
100
μs
MAX V Device Handbook
May 2011
Altera Corporation
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PDF描述
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