参数资料
型号: DS21352G
厂商: Maxim Integrated Products
文件页数: 36/137页
文件大小: 0K
描述: IC TXRX T1 1-CHIP 3.3V 100-BGA
产品培训模块: Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
标准包装: 240
功能: 单芯片收发器
接口: HDLC,T1
电路数: 1
电源电压: 3.14 V ~ 3.47 V
电流 - 电源: 75mA
工作温度: 0°C ~ 70°C
安装类型: 表面贴装
封装/外壳: 100-LFBGA,CSPBGA
供应商设备封装: 100-CSBGA(10x10)
包装: 托盘
包括: DSX-1 和 CSU 线路补偿发生器,HDLC 控制器,带内回路代码发生器和检测器
DS21352/DS21552
130 of 137
24.3 RECEIVE SIDE AC CHARACTERISTICS
AC CHARACTERISTICS –
RECEIVE SIDE
[See Figure 24-8 to Figure 24-10]
(0
°C to 70°C; VDD = 3.3V ± 5% for DS21352L;
0
°C to 70°C; VDD = 5.0V ± 5% for DS21552L;
-40
°C to +85°C; VDD = 3.3V ± 5% for DS21352LN;
-40
°C to +85°C; VDD = 5.0V ± 5% for DS21552LN)
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS
NOTES
RCLKO Period
tLP
648
ns
RCLKO Pulse Width
tLH
tLL
200
324
ns
1
RCLKO Pulse Width
tLH
tLL
150
324
ns
2
RCLKI Period
tCP
648
ns
RCLKI Pulse Width
tCH
tCL
75
ns
RSYSCLK Period
tSP
100
648
488
244
122
ns
3
4
5
6
RSYSCLK Pulse Width
tSH
tSL
50
ns
RSYNC Set Up to RSYSCLK Falling
tSU
20
tSH –5
ns
RSYNC Pulse Width
tPW
50
ns
RPOSI/RNEGI Set Up to RCLKI
Falling
tSU
20
ns
RPOSI/RNEGI Hold From RCLKI
Falling
tHD
20
ns
RSYSCLK/RCLKI Rise and Fall
Times
tR, tF
25
ns
Delay RCLKO to RPOSO, RNEGO
Valid
tDD
50
ns
Delay RCLK to RSER, RDATA,
RSIG, RLINK Valid
tD1
50
ns
Delay RCLK to RCHCLK, RSYNC,
RCHBLK, RFSYNC, RLCLK
tD2
50
ns
Delay RSYSCLK to RSER, RSIG
Valid
tD3
50
ns
Delay RSYSCLK to RCHCLK,
RCHBLK, RMSYNC, RSYNC, CO
tD4
50
ns
CI Set Up to RSYSCLK Rising
tSC
20
ns
CI Pulse Width
tWC
50
ns
NOTES:
1. Jitter attenuator enabled in the receive path.
4. RSYSCLK = 2.048 MHz.
2. Jitter attenuator disabled or enabled in the transmit path.
5. RSYSCLK = 4.096 MHz
3. RSYSCLK = 1.544 MHz.
6. RSYSCLK = 8.192 MHz
Figure24-8 RECEIVE SIDE TIMING
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