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参数资料
| 型号： | DS2156L+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 154/265页 |
| 文件大小： | 0K |
| 描述： | IC TXRX T1/E1/J1 1-CHIP 100-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 90 |
| 功能： | 单芯片收发器 |
| 接口： | E1，J1，T1，TDM，UTOPIA II |
| 电路数： | 1 |
| 电源电压： | 3.14 V ~ 3.47 V |
| 电流 - 电源： | 75mA |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-LQFP（14x14） |
| 包装： | 托盘 |
| 包括： | BERT 发生器和检测器，CMI 编码器和解码器，HDLC 控制器 |
| 产品目录页面： | 1429 (CN2011-ZH PDF) |
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DS2156
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Figure 34-7. Transmit-Side ESF Timing
Note 1:
TSYNC in frame mode (IOCR1.2 = 0) and double-wide frame sync is not enabled (IOCR1.3 = 0).
Note 2:
TSYNC in frame mode (IOCR1.2 = 0) and double-wide frame sync is enabled (IOCR1.3 = 1).
Note 3:
TSYNC in multiframe mode (IOCR1.2 = 1).
Note 4:
TLINK data (FDL bits) sampled during the F-bit time of odd frame and inserted into the outgoing T1 stream if enabled through TCR1.2.
Note 5:
ZBTSI mode is enabled (T1TCR2.1 = 1).
Note 6:
TLINK data (Z bits) sampled during the F-bit time of frames 1, 5, 9, 13, 17, and 21 and inserted into the outgoing stream if enabled
through T1TCR1.2.
Figure 34-8. Transmit-Side Boundary Timing (with Elastic Store Disabled)
Note 1:
TSYNC is in the output mode (IOCR1.1 = 1).
Note 2:
TSYNC is in the input mode (IOCR1.1 = 0).
Note 3:
TCHBLK is programmed to block channel 2.
Note 4:
Shown is TLINK/TLCLK in the ESF framing mode.
1
2345
6789 10 11 12
1
2
3
6
TSSYNC
FRAME#
TLCLK
TSYNC
TLINK
13 14 15 16 17 18 19 20 21 22 23 24 1
2345
4
TLCLK
TLINK
5
LSB
F
MSB
LSB MSB
CHANNEL 1
CHANNEL 2
CHANNEL 1
CHANNEL 2
AB
C/A
D/B
AB
C/A
D/B
TCLK
TSER
TSYNC
TSIG
TCHCLK
TCHBLK
TLCLK
TLINK
D/B
1
2
3
4
DON'T CARE
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PDF描述 |
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