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参数资料
| 型号： | DS2156L+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 87/265页 |
| 文件大小： | 0K |
| 描述： | IC TXRX T1/E1/J1 1-CHIP 100-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 90 |
| 功能： | 单芯片收发器 |
| 接口： | E1，J1，T1，TDM，UTOPIA II |
| 电路数： | 1 |
| 电源电压： | 3.14 V ~ 3.47 V |
| 电流 - 电源： | 75mA |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-LQFP（14x14） |
| 包装： | 托盘 |
| 包括： | BERT 发生器和检测器，CMI 编码器和解码器，HDLC 控制器 |
| 产品目录页面： | 1429 (CN2011-ZH PDF) |
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DS2156
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24.6 Receive Operation
The receive interface of the DS2156 is fully compliant with the ATM Forum’s UTOPIA Level 2
specifications [3]. The DS2156 can be configured to use any address in the range 0 to 31 as its UTOPIA
port addresses. If the receive FIFO is not empty, the cell-available signal is asserted. After cell transfer
from a port, the external cell-available signal updates based on the receive FIFO fill level only after one-
clock cycle from cell-transfer completion. During this one-clock cycle, cell available indication for this
port is kept in the deasserted state. One-clock minimum latency between two cell transfers from the same
UTOPIA port is needed by the DS2156 to update its internal cell pointers.
24.6.1
Receive Processing
The received bits, after ignoring framing overhead bits, are checked for possible HEC pattern. The
polynomial used for HEC check is G(X) = 1 + X + X2 + X8, as recommended in [4]. The COSET
subtraction (0x55) can be optionally disabled by clearing the register bit U_RCR1.0.
The cell boundaries in the incoming bit stream are identified based on HEC. Figure 24-7 shows the cell-
delineation state machine. The cell-delineation state machine is initially in HUNT state. In HUNT state, it
performs bit-by-bit hunting for correct HEC. If correct HEC is found, it transitions to the PRESYNC state
where it cell-by-cell checks for correct HEC patterns. If DELTA consecutive correct patterns are received
in PRESYNC, the cell-delineation state machine transits to SYNC state. Otherwise, it goes to HUNT
state itself and starts bit-by-bit hunting. In SYNC state, if ALPHA consecutive incorrect HEC patterns are
received, cell delineation is lost and it goes to HUNT state. In PRESYNC and SYNC states, only cell-by-
cell checking for proper HEC pattern is performed. ALPHA and DELTA are 7 and 6, respectively.
Figure 24-7. Cell-Delineation State Diagram
HUNT
SYNC
PRESYNC
ALPHA
consecutive
incorrect HEC
Incorrect
HEC
Correct HEC
Bit by bit
DELTA
consecutive
correct HEC
Cell
by
cell
Cell by cell
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| DS2156L+ | 功能描述:网络控制器与处理器 IC T1/E1/J1 Transceiver TDM/UTOPIA II Intrfc RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
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| DS216 | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Analog IC |
| DS2160 | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Data Encryption Processor |
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