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参数资料
| 型号： | DS26401N+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 118/309页 |
| 文件大小： | 0K |
| 描述： | IC OCTAL FRAMER T1/E1/J1 256-BGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 90 |
| 控制器类型： | T1/E1/J1 调帧器 |
| 接口： | WAN |
| 电源电压： | 3.135 V ~ 3.465 V |
| 电流 - 电源： | 275mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-LBGA，CSBGA |
| 供应商设备封装： | 256-CSBGA（17x17） |
| 包装： | 托盘 |
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DS26401 Octal T1/E1/J1 Framer
204
10.16.3 HDLC Status and Information
RRTS5 and RLS5 provide status information for the receive HDLC controller. When a particular event has occurred
(or is occurring), the appropriate bit in one of these registers will be set to a one. With the latched bits, when an
event occurs and a bit is set to a one, it will remain set until the user reads that bit. The bit will be cleared when it is
read and it will not be set again until the event has occurred again. The real-time bits report the current
instantaneous conditions that are occurring and the history of these bits is not latched.
Like the other latched status registers, the user will follow a read of the status bit with a write. The byte written to the
register will inform the device which of the latched bits the user wishes to clear (the real time bits are not affected by
writing to the status register). The user will write a byte to one of these registers, with a one in the bit positions he or
she wishes to clear and a zero in the bit positions he or she does not wish to clear.
The HDLC status register RLS5 has the ability to initiate a hardware interrupt via the INT output signal. Each of the
events in this register can be either masked or unmasked from the interrupt pin via the receive HDLC Interrupt
Mask Register (RIM5). Interrupts will force the INT signal low when the event occurs. The INT pin will be allowed to
return high (if no other interrupts are present) when the user reads the event bit that caused the interrupt to occur.
Register Name:
RRTS5
Register Description:
Receive Real-Time Status 5 (HDLC)
Register Address:
0B4h + (200h x n) : where n = 0 to 7, for Ports 1 to 8
Bit #
7
6
5
4
3
2
1
0
Name
—
PS2
PS1
PS0
—-
—
RHWM
RNE
Default
0
All bits in this register are real-time.
Bit 0 / Receive FIFO Not Empty Condition (RNE).
Set when the receive 64-byte FIFO has at least one byte
available for a read. This is a real-time bit.
Bit 1 / Receive FIFO Above High Watermark Condition (RHWM).
Set when the receive 64-byte FIFO fills beyond
the high watermark as defined by the Receive HDLC FIFO Control Register (RHFC). This is a real-time bit.
Bits 2, 3, 7 / Unused
Bits 4 to 6 / Receive Packet Status (PS0 to PS2).
These are real-time bits indicating the status as of the last read
of the receive FIFO.
PS2
PS1
PS0
PACKET STATUS
0
In Progress: End of message has not yet been reached.
0
1
Packet OK: Packet ended with correct CRC codeword.
0
1
0
CRC Error: A closing flag was detected, preceded by a corrupt CRC codeword.
0
1
Abort: Packet ended because an abort signal was detected (7 or more ones in a row).
1
0
Overrun: HDLC controller terminated reception of packet because receive FIFO is full.
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