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参数资料
| 型号： | DS26401N+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 263/309页 |
| 文件大小： | 0K |
| 描述： | IC OCTAL FRAMER T1/E1/J1 256-BGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 90 |
| 控制器类型： | T1/E1/J1 调帧器 |
| 接口： | WAN |
| 电源电压： | 3.135 V ~ 3.465 V |
| 电流 - 电源： | 275mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-LBGA，CSBGA |
| 供应商设备封装： | 256-CSBGA（17x17） |
| 包装： | 托盘 |
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DS26401 Octal T1/E1/J1 Framer
57
Register Name:
RLS3
Register Description:
Receive Latched Status Register 3
Register Address:
092h + (200h x n) : where n = 0 to 7, for Ports 1 to 8
Bit #
7
6
5
4
3
2
1
0
Name
LORCC
LSPC
LDNC
LUPC
LORCD
LSPD
LDND
LUPD
Default
0
All bits in this register are latched and can create interrupts.
Bit 0 / Loop-Up Code Detected Condition Detect (LUPD).
Rising edge detect of LUP. Set when the loop-up code
as defined in the RUPCD1/2 register is being received.
Bit 1 / Loop-Down Code Detected Condition Detect (LDND).
Rising edge detect of LDN. Set when the loop-
down code as defined in the RDNCD1/2 register is being received.
Bit 2 / Spare Code Detected Condition Detect (LSPD).
Rising edge detect of LSP. Set when the spare code as
defined in the RSCD1/2 registers is being received.
Bit 3 / Loss of Receive Clock Condition Detect (LORCD).
Rising edge detect of LORC. Set when the RCLK pin
has not transitioned for one channel time.
Bit 4 / Loop-Up Code Detected Condition Clear (LUPC).
Falling edge detect of LUP. Set when a loop-up
condition was detected and then removed.
Bit 5 / Loop-Down Code Detected Condition Clear (LDNC).
Falling edge detect of LDN. Set when a loop-down
condition was detected and then removed.
Bit 6 / Spare Code Detected Condition Clear (LSPC).
Falling edge detect of LSP. Set when a spare-code match
condition was detected and then removed.
Bit 7 / Loss-of-Receive Clock Condition Clear (LORCC).
Falling edge detect of LORC. Set when a LORC
condition was detected and then removed.
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PDF描述 |
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