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参数资料
| 型号： | DS34T102GN+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 109/366页 |
| 文件大小： | 0K |
| 描述： | IC TDM OVER PACKET 484TEBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 30 |
| 类型： | TDM（分时复用） |
| 应用： | 数据传输 |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 484-BGA 裸露焊盘 |
| 供应商设备封装： | 484-HSBGA（23x23） |
| 包装： | 托盘 |
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____________________________________________________ DS34T101, DS34T102, DS34T104, DS34T108
197 of 366
11.4.8 Jitter Buffer Control
The base address for the TDMoP jitter buffer control is 0x30,000.
In the register descriptions in this section, the index port indicates port number: 1-8 for DS34T108, 1-4 for
DS34T104, 1-2 for DS34T102, 1 only for DS34T101. The index ts indicates timeslot number: 0 to 31. The index n
indicates the bundle number: 0 to 63. See section 10.6.10 for more information.
Table 11-8. Jitter Buffer Status Table
Addr
Offset
Register Name
Description
Page
0x000
Jitter buffer port 1 timeslot 0 status and fill level
0x004
Jitter buffer port 1 timeslot 0 min / max levels
(port-1)*0x100+ts*8
Jitter buffer status and fill level
(port-1)*0x100+ts*8+4
Jitter buffer min / max levels
0x7F8
Jitter buffer port 8 timeslot 31 status and fill level
0x7FC
Jitter buffer port 8 timeslot 31 min / max levels
Note 1: In high speed mode, Hs_status_and_level and Hs_min_and_max_level reside in
Min_and_max_level0 registers, respectively.
Note 2: The CPU should never try to read
Min_and_max_level from an HDLC bundle. When the CPU performs an access to
these registers, it causes some bits to be changed – bits that are used for other purposes in HDLC bundles and thus
may cause severe problems.
Table 11-9. Bundle Timeslot Table
Addr
Offset
Register Name
Description
Page
0xF00
Assigned timeslots in bundle 0
0xF00+n*4
Assigned timeslots in bundle n
0xFFC
Assigned timeslots in bundle 63
11.4.8.1 Status_and_level Registers
The status_and_level registers have different fields depending on the bundle type:
3
AAL1/CESoPSN,
Unstructured AAL1/SAToP or High Speed AAL1/SAToP. The subsections below describe the
status_and_level register fields for each type. In the register descriptions in this section, the index port indicates
port number: 1-8 for DS34T108, 1-4 for DS34T104, 1-2 for DS34T102, 1 only for DS34T101. The index ts indicates
timeslot number: 0 to 31.
11.4.8.1.1 HDLC
Status_and_level (port-1)*0x100+ts*8
Bits
Data Element Name
R/W
Reset
Value
Description
[31:2]
Reserved
RO
0x0
Always zero
[1:0]
Status
RO
None
The status of the bundle’s jitter buffer:
00 = jitter buffer is empty
01 = jitter buffer is OK
10 = jitter buffer is full
11 = Reserved
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| DS34T104GN | 功能描述:网络控制器与处理器 IC Quad TDM Over Packet Chip RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
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