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参数资料
| 型号： | DS72612RP80FPV |
| 厂商： | Renesas Electronics America |
| 文件页数： | 23/226页 |
| 文件大小： | 0K |
| 描述： | IC SUPERH MPU ROMLESS 176LQFP |
| 产品培训模块： | CAN Basics Part-1 CAN Basics Part-2 Electromagnetic Noise Reduction Techniques Part 1 |
| 标准包装： | 1 |
| 系列： | SuperH® SH7200 |
| 核心处理器： | SH-2A |
| 芯体尺寸： | 32-位 |
| 速度： | 80MHz |
| 连通性： | EBI/EMI，FIFO，I²C，IEBus，SCI，串行声控 |
| 外围设备： | DMA，POR，PWM，WDT |
| 输入/输出数： | 104 |
| 程序存储器类型： | ROMless |
| RAM 容量： | 32K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 数据转换器： | A/D 8x10b; D/A 2x8b |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 176-LQFP |
| 包装： | 托盘 |
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Page xiv of xxxii
R01UH0025EJ0300 Rev. 3.00
Sep 24, 2010
9.4.4
CSn Mode Register (CSMODn) (n = 0 to 6) .................................................... 216
9.4.5
CSn Wait Control Register 1 (CS1WCNTn) (n = 0 to 6) ................................. 219
9.4.6
CSn Wait Control Register 2 (CS2WCNTn) (n = 0 to 6) ................................. 221
9.4.7
SDRAM Refresh Control Register 0 (SDRFCNT0) ......................................... 224
9.4.8
SDRAM Refresh Control Register 1 (SDRFCNT1) ......................................... 225
9.4.9
SDRAM Initialization Register 0 (SDIR0) ....................................................... 227
9.4.10
SDRAM Initialization Register 1 (SDIR1) ....................................................... 229
9.4.11
SDRAM Power-Down Control Register (SDPWDCNT) ................................. 230
9.4.12
SDRAM Deep-Power-Down Control Register (SDDPWDCNT)..................... 231
9.4.13
SDRAMm Address Register (SDmADR) (m = 0, 1)........................................ 232
9.4.14
SDRAMm Timing Register (SDmTR) (m = 0, 1) ............................................ 233
9.4.15
SDRAMm Mode Register (SDmMOD) (m = 0, 1)........................................... 235
9.4.16
SDRAM Status Register (SDSTR) ................................................................... 236
9.4.17
SDRAM Clock Stop Control Signal Setting Register (SDCKSCNT) .............. 238
9.4.18
AC Characteristics Switching Register (ACSWR) ........................................... 240
9.5
Operation .......................................................................................................................... 241
9.5.1
CSC Interface.................................................................................................... 241
9.5.2
SDRAM Interface ............................................................................................. 251
9.6
Usage Note........................................................................................................................ 287
9.6.1
Note on Power-on Reset Exception Handling and Deep Standby Mode
Cancellation ...................................................................................................... 287
9.6.2
Write Buffer...................................................................................................... 287
9.6.3
Note on Transition to Software Standby Mode or Deep Standby Mode........... 287
Section 10 Bus Monitor..................................................................................... 289
10.1
Register Descriptions ........................................................................................................ 289
10.1.1
Bus Monitor Enable Register (SYCBEEN) ...................................................... 290
10.1.2
Bus Monitor Status Register 1 (SYCBESTS1) ................................................. 291
10.1.3
Bus Monitor Status Register 2 (SYCBESTS2) ................................................. 293
10.1.4
Bus Error Control Register (SYCBESW) ......................................................... 296
10.2
Bus Monitor Function....................................................................................................... 297
10.2.1
Operation when a Bus Error is Detected........................................................... 297
10.2.2
Illegal Address Access Detection Function ...................................................... 298
10.2.3
Bus Timeout Detection Function ...................................................................... 300
10.2.4
Combinations of Masters and Bus Errors ......................................................... 301
10.3
Usage Note........................................................................................................................ 302
10.3.1
Operation when the CPU is Not Notified of a Bus Error.................................. 302
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