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参数资料
| 型号： | DSPB56371AF180 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 32/68页 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT 180MHZ 80-LQFP |
| 标准包装： | 90 |
| 系列： | DSP56K/Symphony |
| 类型： | 音频处理器 |
| 接口： | 主机接口，I²C，SAI，SPI |
| 时钟速率： | 180MHz |
| 非易失内存： | ROM（384 kB） |
| 芯片上RAM： | 264kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.25V |
| 工作温度： | -40°C ~ 115°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 80-LQFP |
| 供应商设备封装： | 80-LQFP（14x14） |
| 包装： | 托盘 |
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DSP56371 Data Sheet, Rev. 4.1
Reset, Stop, Mode Select, and Interrupt Timing
Freescale Semiconductor
38
11
Reset, Stop, Mode Select, and Interrupt Timing
Table 18. Clock Operation 150 and 181 MHz Values
No.
Characteristics
Symbol
150 MHz
181 MHz
Min
Max
Min
Max
6
EXTAL input high 1,2
(40% to 60% duty cycle)
Eth
3.33ns
100ns
2.75ns
100ns
7
EXTAL input low1,2
(40% to 60% duty cycle)
Etl
3.33ns
100ns
2.75ns
100ns
8
EXTAL cycle time2
With PLL disabled
With PLL enabled
Etc
6.66ns
inf
200ns
5.52ns
inf
200ns
9
Instruction cycle time= ICYC = TC
3
With PLL disabled
With PLL enabled
Icyc
6.66ns
inf
13.0ns
5.52ns
inf
13.0ns
Note:
1. Measured at 50% of the input transition
2. The maximum value for PLL enabled is given for minimum VCO and maximum MF.
3. The maximum value for PLL enabled is given for minimum VCO and maximum DF.
4. The indicated duty cycle is for the specified maximum frequency for which a part is rated. The minimum clock high or low
time required for correct operation, however, remains the same at lower operating frequencies; therefore, when a lower
clock frequency is used, the signal symmetry may vary from the specified duty cycle as long as the minimum high time
and low time requirements are met.
Table 19. Reset, Stop, Mode Select, and Interrupt Timing
No.
Characteristics
Expression
Min
Max
Unit
10
Delay from RESET assertion to all output pins at
reset value3
—
11
ns
11
Required RESET duration4
Power on, external clock generator, PLL
disabled
2 x TC
11.1
—
ns
Power on, external clock generator, PLL
enabled
2 x TC
11.1
--
ns
12
Syn reset setup time from RESET
Maximum
TC
—5.5
ns
13
Syn reset de assert delay time
Minimum
Maximum(PLL enabled)
2
× TC
(2xTC)+TLOCK
11.1
5.0
—ns
ms
14
Mode select setup time
10.0
—
ns
15
Mode select hold time
10.0
—
ns
16
Minimum edge-triggered interrupt request
assertion width
2 xTC
11.1
—
ns
17
Minimum edge-triggered interrupt request
deassertion width
2 xTC
11.1
—
ns
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