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参数资料
| 型号： | DSPIC30F3011-30I/P |
| 厂商： | Microchip Technology |
| 文件页数： | 129/228页 |
| 文件大小： | 0K |
| 描述： | IC DSPIC MCU/DSP 24K 40DIP |
| 产品培训模块： | dsPIC30F Quadrature Encoder Interface Serial Communications using dsPIC30F I2C Serial Communications using dsPIC30F SPI Serial Communications using dsPIC30F UART dsPIC30F 12 bit ADC - Part 2 dsPIC30F Addressing Modes - Part 1 dsPIC30F Architecture - Part 1 dsPIC30F DSP Engine & ALU dsPIC30F Interrupts dsPIC30F Motor Control PWM dsPIC Timers Asynchronous Stimulus dsPIC30F Addressing Modes - Part 2 dsPIC30F Architecture - Part 2 dsPIC30F 12-bit ADC Part 1 |
| 标准包装： | 10 |
| 系列： | dsPIC™ 30F |
| 核心处理器： | dsPIC |
| 芯体尺寸： | 16-位 |
| 速度： | 30 MIP |
| 连通性： | I²C，SPI，UART/USART |
| 外围设备： | 高级欠压探测/复位，电机控制 PWM，QEI，POR，PWM，WDT |
| 输入/输出数： | 30 |
| 程序存储器容量： | 24KB（8K x 24） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 1K x 8 |
| RAM 容量： | 1K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.5 V ~ 5.5 V |
| 数据转换器： | A/D 9x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 40-DIP（0.600"，15.24mm） |
| 包装： | 管件 |
| 产品目录页面： | 651 (CN2011-ZH PDF) |
| 配用： | AC30F003-ND - MODULE SOCKET DSPIC30F 40DIP DV164005-ND - KIT ICD2 SIMPLE SUIT W/USB CABLE ACICE0206-ND - ADAPTER MPLABICE 40P 600 MIL |
| 其它名称： | DSPIC30F3011-30IP |
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214
XMEGA A [MANUAL]
8077I–AVR–11/2012
19.8
Register Description – TWI
19.8.1 CTRL – Common Control register
Bit 7:2 – Reserved
These bits are unused and reserved for future use. For compatibility with future devices, always write these bits to zero
when this register is written.
Bit 1 – SDAHOLD: SDA Hold Time Enable.
Setting these bits to one enables an internal hold time on SDA with respect to the negative edge of SCL.
Table 19-1. SDA hold time.
Bit 0 – EDIEN: External Driver Interface Enable
Setting this bit enables the use of the external driver interface, and clearing this bit enables normal two-wire mode. See
Table 19-2 on page 214 for details.
Table 19-2. External driver interface enable.
19.9
Register Description – TWI Master
19.9.1 CTRLA
– Control register A
Bit 7:6
– INTLVL[1:0]: Interrupt Level
These bits select the interrupt level for the TWI master interrupt, as described in “Interrupts and Programmable Multilevel
Bit 5
– RIEN: Read Interrupt Enable
Setting the read interrupt enable (RIEN) bit enables the read interrupt when the read interrupt flag (RIF) in the STATUS
register is set. In addition the INTLVL bits must be nonzero for TWI master interrupts to be generated.
Bit
76543210
+0x00
–
SDAHOLD
EDIEN
Read/Write
RRRRRR
R/W
Initial Value
00000000
SDAHOLD
Group configuration
Description
0
OFF
SDA hold time off
1
50NS
Typical 50ns hold time
EDIEN
Mode
Comment
0
Normal TWI
Two-pin interface, slew rate control, and input filter.
1
External driver interface
Four-pin interface, standard I/O, no slew rate control, and no input filter.
Bit
76543210
+0x00
INTLVL[1:0]
RIEN
WIEN
ENABLE
–
Read/Write
R/W
R
Initial Value
00000000
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