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参数资料
| 型号： | EP1K30TI144-2N |
| 厂商： | Altera |
| 文件页数： | 39/86页 |
| 文件大小： | 0K |
| 描述： | IC ACEX 1K FPGA 30K 144-TQFP |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 180 |
| 系列： | ACEX-1K® |
| LAB/CLB数： | 216 |
| 逻辑元件/单元数： | 1728 |
| RAM 位总计： | 24576 |
| 输入/输出数： | 102 |
| 门数： | 119000 |
| 电源电压： | 2.375 V ~ 2.625 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 144-LQFP |
| 供应商设备封装： | 144-TQFP（20x20） |
| 其它名称： | 544-1840 EP1K30TI144-2N-ND |
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Altera Corporation
ACEX 1K Programmable Logic Device Family Data Sheet
Figure 20. ACEX 1K JTAG Waveforms
Table 17 shows the timing parameters and values for ACEX 1K devices.
TDO
TCK
tJPZX
t
JPCO
tJPH
t JPXZ
tJCP
tJPSU
t JCL
tJCH
TDI
TMS
Signal
to Be
Captured
Signal
to Be
Driven
t
JSZX
tJSSU
tJSH
t
JSCO
tJSXZ
Table 17. ACEX 1K JTAG Timing Parameters & Values
Symbol
Parameter
Min
Max
Unit
tJCP
TCK
clock period
100
ns
tJCH
TCK
clock high time
50
ns
tJCL
TCK
clock low time
50
ns
tJPSU
JTAG port setup time
20
ns
tJPH
JTAG port hold time
45
ns
tJPCO
JTAG port clock to output
25
ns
tJPZX
JTAG port high impedance to valid output
25
ns
tJPXZ
JTAG port valid output to high impedance
25
ns
tJSSU
Capture register setup time
20
ns
tJSH
Capture register hold time
45
ns
tJSCO
Update register clock to output
35
ns
tJSZX
Update register high impedance to valid output
35
ns
tJSXZ
Update register valid output to high impedance
35
ns
相关PDF资料 |
PDF描述 |
|---|---|
| ASM25DTBD-S189 | CONN EDGECARD 50POS R/A .156 SLD |
| EP1K30TI144-2 | IC ACEX 1K FPGA 30K 144-TQFP |
| VE-BNK-CW | CONVERTER MOD DC/DC 40V 100W |
| EP1K30TC144-1N | IC ACEX 1K FPGA 30K 144-TQFP |
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相关代理商/技术参数 |
参数描述 |
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| EP1K50FC256-1DX | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
| EP1K50FC256-1F | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Field Programmable Gate Array (FPGA) |
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