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参数资料
| 型号： | EP1S80F1508C7ES |
| 厂商： | Altera Corporation |
| 英文描述： | Stratix Device Family Data Sheet |
| 中文描述： | Stratix系列器件数据手册 |
| 文件页数： | 114/290页 |
| 文件大小： | 3559K |
| 代理商： | EP1S80F1508C7ES |
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2–90
Stratix Device Handbook, Volume 1
Altera Corporation
July 2005
PLLs & Clock Networks
During switchover, the PLL VCO continues to run and will either slow
down or speed up, generating frequency drift on the PLL outputs. The
clock switchover transitions without any glitches. After the switch, there
is a finite resynchronization period to lock onto new clock as the VCO
ramps up. The exact amount of time it takes for the PLL to relock relates
to the PLL configuration and may be adjusted by using the
programmable bandwidth feature of the PLL. The specification for the
maximum time to relock is 100 μs.
f
For more information on clock switchover, see
AN 313, Implementing
Clock Switchover in Stratix & Stratix GX Devices
.
PLL Reconfiguration
The PLL reconfiguration feature enables system logic to change Stratix
device enhanced PLL counters and delay elements without reloading a
Programmer Object File (
.pof
). This provides considerable flexibility for
frequency synthesis, allowing real-time PLL frequency and output clock
delay variation. You can sweep the PLL output frequencies and clock
delay in prototype environments. The PLL reconfiguration feature can
also dynamically or intelligently control system clock speeds or t
CO
delays in end systems.
Clock delay elements at each PLL output port implement variable delay.
Figure 2–54
shows a diagram of the overall dynamic PLL control feature
for the counters and the clock delay elements. The configuration time is
less than 20
μ
s for the enhanced PLL using a input shift clock rate of
22 MHz. The charge pump, loop filter components, and phase shifting
using VCO phase taps cannot be dynamically adjusted.
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PDF描述 |
|---|---|
| EP20K100 | Programmable Logic Device Family |
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参数描述 |
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| EP1S80F1508C7N | 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I 7904 LABs 1203 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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