- 您现在的位置：买卖IC网 > PDF目录362741 > EP1S80F1508C7ES (Altera Corporation) Stratix Device Family Data Sheet PDF资料下载
参数资料
| 型号： | EP1S80F1508C7ES |
| 厂商： | Altera Corporation |
| 英文描述： | Stratix Device Family Data Sheet |
| 中文描述： | Stratix系列器件数据手册 |
| 文件页数： | 156/290页 |
| 文件大小： | 3559K |
| 代理商： | EP1S80F1508C7ES |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页当前第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页第257页第258页第259页第260页第261页第262页第263页第264页第265页第266页第267页第268页第269页第270页第271页第272页第273页第274页第275页第276页第277页第278页第279页第280页第281页第282页第283页第284页第285页第286页第287页第288页第289页第290页
2–132
Stratix Device Handbook, Volume 1
Altera Corporation
July 2005
High-Speed Differential I/O Support
When you span two I/O banks using cross-bank support, you can route
only two load enable signals total between the PLLs. When you enable
rx_data_align
, you use both
rxloadena
and
txloadena
of a PLL.
That leaves no
loadena
for the second PLL.
EP1S25
672-pin FineLine BGA
672-pin BGA
Transmitter
(2)
56
624
(4)
14
14
14
14
624
(3)
28
28
28
28
Receiver
58
624
(4)
14
15
15
14
624
(3)
29
29
29
29
780-pin FineLine BGA
Transmitter
(2)
70
840
(4)
18
17
17
18
840
(3)
35
35
35
35
Receiver
66
840
(4)
17
16
16
17
840
(3)
33
33
33
33
1,020-pin FineLine
BGA
Transmitter
(2)
78
840
(4)
19
20
20
19
840
(3)
39
39
39
39
Receiver
78
840
(4)
19
20
20
19
840
(3)
39
39
39
39
Notes to
Table 2–37
:
(1)
The first row for each transmitter or receiver reports the number of channels driven directly by the PLL. The second
row below it shows the maximum channels a PLL can drive if cross bank channels are used from the adjacent center
PLL. For example, in the 484-pin FineLine BGA EP1S10 device, PLL 1 can drive a maximum of five channels at
840 Mbps or a maximum of 10 channels at 840 Mbps. The Quartus II software may also merge receiver and
transmitter PLLs when a receiver is driving a transmitter. In this case, one fast PLL can drive both the maximum
numbers of receiver and transmitter channels.
(2)
The number of channels listed includes the transmitter clock output (
tx_outclock
) channel. If the design requires
a DDR clock, it can use an extra data channel.
(3)
These channels span across two I/O banks per side of the device. When a center PLL clocks channels in the opposite
bank on the same side of the device it is called cross-bank PLL support. Both center PLLs can clock cross-bank
channels simultaneously if, for example, PLL_1 is clocking all receiver channels and PLL_2 is clocking all
transmitter channels. You cannot have two adjacent PLLs simultaneously clocking cross-bank receiver channels or
two adjacent PLLs simultaneously clocking transmitter channels. Cross-bank allows for all receiver channels on
one side of the device to be clocked on one clock while all transmitter channels on the device are clocked on the
other center PLL. Crossbank PLLs are supported at full-speed, 840 Mbps. For wire-bond devices, the full-speed is
624 Mbps.
(4)
These values show the channels available for each PLL without crossing another bank.
Table 2–37. EP1S10, EP1S20 & EP1S25 Device Differential Channels (Part 2 of 2)
Note (1)
Device
Package
Transmitter/
Receiver
Total
Channels
Maximum
Speed
(Mbps)
Center Fast PLLs
PLL 1
PLL 2
PLL 3
PLL 4
相关PDF资料 |
PDF描述 |
|---|---|
| EP20K100 | Programmable Logic Device Family |
| EP20K1000E | Programmable Logic Device Family |
| EP20K100E | Programmable Logic Device Family |
| EP20K1500E | Programmable Logic Device Family |
| EP20K160E | Programmable Logic Device Family |
相关代理商/技术参数 |
参数描述 |
|---|---|
| EP1S80F1508C7N | 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I 7904 LABs 1203 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP1S80F1508I5ES | 制造商:ALTERA 制造商全称:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S80F1508I6ES | 制造商:ALTERA 制造商全称:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S80F1508I7 | 功能描述:FPGA - 现场可编程门阵列 FPGA - Stratix I 7904 LABs 1203 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP1S80F1508I7ES | 制造商:ALTERA 制造商全称:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
发布紧急采购，3分钟左右您将得到回复。