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参数资料
| 型号： | EP20K100BC356-2 |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 现场可编程门阵列（FPGA） |
| 文件页数： | 73/114页 |
| 文件大小： | 1623K |
| 代理商： | EP20K100BC356-2 |
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Altera Corporation
61
APEX 20K Programmable Logic Device Family Data Sheet
VOL
3.3-V low-level LVTTL output
voltage
IOL = 12 mA DC,
0.4
V
3.3-V low-level LVCMOS output
voltage
IOL = 0.1 mA DC,
0.2
V
3.3-V low-level PCI output voltage IOL = 1.5 mA DC,
VCCIO = 3.00 to 3.60 V
0.1
× V
CCIO
V
2.5-V low-level output voltage
IOL = 0.1 mA DC,
0.2
V
IOL = 1 mA DC,
0.4
V
IOL = 2 mA DC,
0.7
V
II
Input pin leakage current
–10
10
A
IOZ
Tri-stated I/O pin leakage current
–10
10
A
ICC0
VCC supply current (standby)
(All ESBs in power-down mode)
VI = ground, no load, no
toggling inputs, -1 speed
grade
10
mA
VI = ground, no load, no
toggling inputs,
-2, -3 speed grades
5mA
RCONF
Value of I/O pin pull-up resistor
before and during configuration
20
50
k
30
80
k
Table 26. APEX 20K Device Capacitance
Symbol
Parameter
Conditions
Min
Max
Unit
CIN
Input capacitance
VIN = 0 V, f = 1.0 MHz
8
pF
CINCLK
Input capacitance on dedicated
clock pin
VIN = 0 V, f = 1.0 MHz
12
pF
COUT
Output capacitance
VOUT = 0 V, f = 1.0 MHz
8
pF
Table 25. APEX 20K Device DC Operating Conditions (Part 2 of 2)
Notes (6), (7)
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
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