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参数资料
| 型号： | EP20K100E |
| 厂商： | Altera Corporation |
| 英文描述： | Programmable Logic Device Family |
| 中文描述： | 可编程逻辑器件系列 |
| 文件页数： | 18/117页 |
| 文件大小： | 570K |
| 代理商： | EP20K100E |
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18
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Figure 8. APEX 20K LE Operating Modes
Notes to
Figure 8
:
(1)
LEs in normal mode support register packing.
(2)
There are two LAB-wide clock enables per LAB.
(3)
When using the carry-in in normal mode, the packed register feature is unavailable.
(4)
A register feedback multiplexer is available on LE1 of each LAB.
(5)
The
DATA1
and
DATA2
input signals can supply counter enable, up or down control, or register feedback signals for
LEs other than the second LE in an LAB.
(6)
The LAB-wide synchronous clear and LAB wide synchronous load affect all registers in an LAB.
PRN
CLRN
D
Q
4-Input
LUT
Carry-In (3)
Cascade-Out
Cascade-In
LE-Out
Normal Mode
(1)
PRN
CLRN
D
Q
Cascade-Out
Cascade-In
3-Input
LUT
Carry-In
3-Input
LUT
Carry-Out
Arithmetic Mode
Counter Mode
data1 (5)
data2 (5)
PRN
CLRN
D
Q
Carry-In
LUT
3-Input
LUT
3-Input
Carry-Out
data3 (data)
Cascade-Out
Cascade-In
LAB-Wide
Synchronous
Load (6)
LAB-Wide
Synchronous
Clear (6)
(4)
LE-Out
LE-Out
LE-Out
LE-Out
LE-Out
ENA
LAB-Wide
Clock Enable (2)
ENA
LAB-Wide
Clock Enable (2)
ENA
LAB-Wide
Clock Enable (2)
data1
data2
data1
data2
data3
data4
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| EP20K100EBC356-2ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
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