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参数资料
| 型号： | EP20K200 |
| 厂商： | Altera Corporation |
| 英文描述： | Programmable Logic Device Family |
| 中文描述： | 可编程逻辑器件系列 |
| 文件页数： | 41/117页 |
| 文件大小： | 570K |
| 代理商： | EP20K200 |
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Altera Corporation
41
APEX 20K Programmable Logic Device Family Data Sheet
Figure 26. APEX 20KE Bidirectional I/O Registers
Notes (1)
,
(2)
Notes to
Figure 26
:
(1)
This programmable delay has four settings: off and three levels of delay.
(2)
The output enable and input registers are LE registers in the LAB adjacent to the bidirectional pin.
VCC
OE[7..0]
CLK[1..0]
ENA[5..0]
CLRn[1..0]
Peripheral Control
Bus
CLRN/
PRN
D
Q
ENA
VCC
4 Dedicated
Clock Inputs
Chip-Wide
Output Enable
CLK[3..0]
4
12
VCC
VCC
Chip-Wide
Reset
Input Pin to
Core Delay (1)
Slew-Rate
Control
Open-Drain
Output
VCCIO
Optional
PCI Clamp
Output Register
t Delay
Core to Output
Register Delay
Input Pin to Input
Register Delay
CLRN
D
Q
ENA
VCC
Chip-Wide
Reset
Input Register
Output Register
CLRN
D
Q
ENA
Chip-Wide Reset
VCC
OE Register
VCC
4 Dedicated
Inputs
Row, Column, FastRow,
or Local Interconnect
Clock Enable
Delay (1)
Input Pin to
Core Delay (1)
Input Pin to
Core Delay (1)
相关PDF资料 |
PDF描述 |
|---|---|
| EP20K200E | Programmable Logic Device Family |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| EP20K200BC356-1ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
| EP20K200BC356-1X | 功能描述:FPGA - 现场可编程门阵列 CPLD - APEX 20K 832 Macro 277 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP20K200BC356-2 | 功能描述:FPGA - 现场可编程门阵列 CPLD - APEX 20K 832 Macro 277 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP20K200BC356-2ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
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