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参数资料
| 型号： | EP20K200 |
| 厂商： | Altera Corporation |
| 英文描述： | Programmable Logic Device Family |
| 中文描述： | 可编程逻辑器件系列 |
| 文件页数： | 50/117页 |
| 文件大小： | 570K |
| 代理商： | EP20K200 |
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50
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Figure 30. Specifications for the Incoming & Generated Clocks
Note (1)
Note to
Figure 30
:
(1)
The tI parameter refers to the nominal input clock period; the tO parameter refers
to the nominal output clock period.
Table 15
summarizes the APEX 20K ClockLock and ClockBoost
parameters for -1 speed-grade devices.
Input
Clock
ClockLock
Generated
Clock
f
CLK1
f
CLK2
CLK4
t
INDUTY
t
I+
t
CLKDEV
t
R
t
F
t
O
t
I+
t
INCLKSTB
t
O
t
O
t
JITTER
t
O+
t
JITTER
t
OUTDUTY
,
,
Table 15. APEX 20K ClockLock & ClockBoost Parameters for -1 Speed-Grade Devices (Part 1 of 2)
Symbol
Parameter
Min
Max
Unit
f
OUT
f
CLK1
(1)
Output frequency
Input clock frequency (ClockBoost clock
multiplication factor equals 1)
Input clock frequency (ClockBoost clock
multiplication factor equals 2)
Input clock frequency (ClockBoost clock
multiplication factor equals 4)
Duty cycle for ClockLock/ClockBoost-generated
clock
Input deviation from user specification in the
Quartus II software (ClockBoost clock
multiplication factor equals 1)
(2)
Input rise time
Input fall time
Time required for ClockLock/ClockBoost to
acquire lock
(4)
25
25
180
180
(1)
MHz
MHz
f
CLK2
16
90
MHz
f
CLK4
10
48
MHz
t
OUTDUTY
40
60
%
f
CLKDEV
25,000
(3)
PPM
t
R
t
F
t
LOCK
5
5
10
ns
ns
μs
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PDF描述 |
|---|---|
| EP20K200E | Programmable Logic Device Family |
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