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参数资料
| 型号： | EP20K200 |
| 厂商： | Altera Corporation |
| 英文描述： | Programmable Logic Device Family |
| 中文描述： | 可编程逻辑器件系列 |
| 文件页数： | 52/117页 |
| 文件大小： | 570K |
| 代理商： | EP20K200 |
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52
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Notes to
Table 16
:
(1)
To implement the ClockLock and ClockBoost circuitry with the Quartus II software, designers must specify the
input frequency. The Quartus II software tunes the PLL in the ClockLock and ClockBoost circuitry to this frequency.
The
f
CLKDEV
parameter specifies how much the incoming clock can differ from the specified frequency during
device operation. Simulation does not reflect this parameter.
(2)
Twenty-five thousand parts per million (PPM) equates to 2.5
%
of input clock period.
(3)
During device configuration, the ClockLock and ClockBoost circuitry is configured before the rest of the device. If
the incoming clock is supplied during configuration, the ClockLock and ClockBoost circuitry locks during
configuration because the
t
LOCK
value is less than the time required for configuration.
(4)
The
t
JITTER
specification is measured under long-term observation.
Tables 17
and
18
summarize the ClockLock and ClockBoost parameters
for APEX 20KE devices.
Table 17. APEX 20KE ClockLock & ClockBoost Parameters
Note (1)
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
t
R
t
F
t
INDUTY
t
INJITTER
Input rise time
5
ns
Input fall time
5
ns
Input duty cycle
40
60
%
Input jitter peak-to-peak
2
%
of input
period
0.35
%
of
output period
peak-to-
peak
t
OUTJITTER
Jitter on ClockLock or ClockBoost-
generated clock
RMS
t
OUTDUTY
Duty cycle for ClockLock or
ClockBoost-generated clock
45
55
%
t
LOCK
(2)
,
(3)
Time required for ClockLock or
ClockBoost to acquire lock
40
μs
相关PDF资料 |
PDF描述 |
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| EP20K200BC356-2ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
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